JPS6143886B2 - - Google Patents
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- JPS6143886B2 JPS6143886B2 JP56154353A JP15435381A JPS6143886B2 JP S6143886 B2 JPS6143886 B2 JP S6143886B2 JP 56154353 A JP56154353 A JP 56154353A JP 15435381 A JP15435381 A JP 15435381A JP S6143886 B2 JPS6143886 B2 JP S6143886B2
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Description
【発明の詳細な説明】
本発明は差動増幅器に係り、特にその入力オフ
セツト電圧の補整法に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a differential amplifier, and more particularly to a method for compensating its input offset voltage.
一般的に知られているように、入力段が差動増
幅で構成されている演算増幅器や比較器等の半導
体集積回路では、内部素子の不整合や、差動から
シングルエンドに変換する際の回路的不整合等で
入力オフセツト電圧が発生する。この入力オフセ
ツト電圧は、理想的にはOVになることが望まし
い、よつて高積度の演算増幅器や比較器等では、
オフセツト電圧調整箇所に抵抗を挿入し、ウエハ
ー状態でのテスト時に、この抵抗をレザートリミ
ングや、ツエナーザツピングトリミング技術等を
用いて、入力オフセツト電圧ができる限り小さく
なるように調整している。 As is generally known, in semiconductor integrated circuits such as operational amplifiers and comparators whose input stage consists of differential amplification, mismatching of internal elements and problems when converting from differential to single-ended Input offset voltage occurs due to circuit mismatch, etc. Ideally, this input offset voltage should be OV, so in high-integration operational amplifiers and comparators,
A resistor is inserted at the offset voltage adjustment point, and during testing in the wafer state, this resistor is adjusted using laser trimming, zener zapping trimming technology, etc. so that the input offset voltage is as small as possible.
第１図は、従来の、ツエナーザツピング技術を
用いた入力オフセツト電圧補正回路と、その差動
入力段である。第１図において、Ｐチヤンネル接
合型電界効果トランジスタ（以下、“JFET”と
記す。）であるJ1とJ2のゲートは、それぞれ差動
の入力端子であり、ソースは相互接続し、電流源
Ｉに接続されている。又、同じＰチヤンネル
JFETであるJ3，J4はそれぞれJ1，J2の能動負荷
として働き、共にゲートソースは相互接続され、
それぞれJ1，J2のドレインに接続される。又、こ
の接続点には入力オフセツト補整回路のJFETで
あるJ5，J6のドレインをそれぞれ接続し、ゲート
は共に電源端子に接続する。ソースはそれぞれ、
トリミングを施される抵抗R1，R2を介して電源
端に接続される。抵抗R1，R2はそれぞれJ5，J6の
ドレイン電流を制御する低抗であり、入力オフセ
ツト電圧が0Vに近づくようにトリミングされ
る。ここでJ5，J6のドレイン電流ＩD5とＩD6はそ
れぞれ
（ＩDSS(J5)：J5の飽和電流，ＩDSS(J6)：J6の
飽和電流，Vp：JFETのピンチオフ電圧）又、J1
とJ2，J3とJ4のVpとＩDSSのミスマツチングに関
する入力オフセツト電圧（Vos）は
（ＶGS(Jl)（ｌ＝１，２）：Jlのゲート，ソー
ス間電圧ＶP(Jo)（ｎ＝１，２）：Jnのピンチオ
フ電圧ＩDSS(Jn)（ｍ＝１〜４）：Jmの飽和電
流）
次にJ5，J6，R1，R2を挿入した場合の入力オフ
セツト電圧をVos′とすると
よつてＩD5ＩとＩD6を調整すること、すなわち
R1，R2をトリミングすることによつてVso′をOV
に近づけることができる。 FIG. 1 shows a conventional input offset voltage correction circuit using Zenerzapping technology and its differential input stage. In Figure 1, the gates of J1 and J2 , which are P-channel junction field effect transistors (hereinafter referred to as "JFETs"), are differential input terminals, and their sources are interconnected and serve as a current source. Connected to I. Also, the same P channel
JFETs J 3 and J 4 act as active loads for J 1 and J 2 , respectively, and their gate sources are interconnected.
Connected to the drains of J 1 and J 2 , respectively. Further, the drains of JFETs J5 and J6 of the input offset compensation circuit are connected to this connection point, respectively, and the gates of both are connected to the power supply terminal. Each source is
It is connected to the power supply terminal via trimmed resistors R 1 and R 2 . Resistors R 1 and R 2 are low resistors that control the drain currents of J 5 and J 6 , respectively, and are trimmed so that the input offset voltage approaches 0V. Here, the drain currents I D5 and I D6 of J 5 and J 6 are respectively (I DSS(J5) : Saturation current of J 5 , I DSS(J6) : Saturation current of J 6 , Vp: Pinch-off voltage of JFET) Also, J 1
The input offset voltage (Vos) regarding the mismatching of Vp and I DSS of J 2 , J 3 and J 4 is (V GS(Jl) (l = 1, 2): Gate-source voltage of Jl V P (Jo) (n = 1, 2): Pinch-off voltage of Jn I DSS(Jn) (m = 1 to 4) : Saturation current of Jm) Next, let Vos′ be the input offset voltage when J 5 , J 6 , R 1 , and R 2 are inserted. Therefore, adjusting I D5 I and I D6 , i.e.
Vso′ can be reduced to OV by trimming R 1 and R 2
can be approached.
しかし第１図の回路において、第１の欠点とし
て、付加したオフセツト補正回路（第１図の破線
内に示した、J5，J6，R1，R2から構成される回
路）のトリミング前のＩD5とＩD6のミスマツチ、
すなわち、ＩDSS(J5)とＩDSS(J6)、R1とR2の非整
合で、このオフセツト電圧補正回路がない時に比
べ、初期オフセツト電圧（トリミング前のオフセ
ツト電圧）が悪くなるという欠点があつた。又、
第２の欠点として、このオフセツト補正回路が入
力オフセツト電圧の温度ドリフトに悪影響を及ぼ
すという欠点もあつた。これは、モノリツク内に
作り込む拡散抵抗やJFETのＩDSSの温度係数は
数千ppm／℃もあり、これが入力オフセツト電
圧の温度ドリフトを悪くする原因となつている。
又、JFETのＩDSSや拡散抵抗の絶対値のバラツ
キは一般的に大きく、又、これは独立にばらつく
為、入力オフセツト電圧調整範囲も大きくばらつ
いてしまうという第３の欠点もあつた。 However, the first drawback of the circuit shown in Fig. 1 is that the added offset correction circuit (the circuit consisting of J 5 , J 6 , R 1 , and R 2 shown within the broken line in Fig. 1) is Mismatch between I D5 and I D6 ,
In other words, due to the mismatch between I DSS (J5) and I DSS (J6) , and R 1 and R 2 , the initial offset voltage (offset voltage before trimming) is worse than when this offset voltage correction circuit is not provided. It was hot. or,
A second drawback is that this offset correction circuit has an adverse effect on the temperature drift of the input offset voltage. This is because the temperature coefficient of the diffused resistor built into the monolith and the I DSS of the JFET is several thousand ppm/°C, which causes a worsening of the temperature drift of the input offset voltage.
In addition, the variation in the absolute value of the JFET's I DSS and diffusion resistance is generally large, and since these variations occur independently, there is a third drawback in that the input offset voltage adjustment range also varies greatly.
本発明は上記の３つの欠点を解決することを目
的とし、各パラメータ（ＩDSSやVp）のバラツキ
によらずに、精度よく入力オフセツト電圧を調整
できる半導体集積回路を提供するものである。 The present invention aims to solve the above three drawbacks, and provides a semiconductor integrated circuit that can accurately adjust the input offset voltage regardless of variations in each parameter (I DSS and Vp).
本発明の差動増幅器は、入力に差動対電界効果
トランジスタを有する増幅器と、入力オフセツト
電圧補正回路とから構成される差動増器におい
て、前記入力オフセツト電圧補正回路は、少なく
とも２個以上の補正用電界効果トランジスタと、
前記補正用電界効果トランンジオタのソース，ゲ
ート間に接続される開閉素子とからなり、前記補
正用電界効果トランジスタのドレインは単独また
は共通接続されてそれぞれ前記差動対電界効果ト
ランジスタの各ドレインに接続され、又、前記補
正用電界効果トランジスタの飽和電流ＩDSSには
それぞれ重みづけを行ない、前記増幅器の入力オ
フフセツト電圧が小さくなるように前記開閉素子
を選択的に短絡させることを特徴としたものであ
る。 The differential amplifier of the present invention includes an amplifier having a differential pair field effect transistor at its input and an input offset voltage correction circuit, wherein the input offset voltage correction circuit includes at least two or more input offset voltage correction circuits. a correction field effect transistor;
It consists of a switching element connected between the source and gate of the correction field effect transistor, and the drains of the correction field effect transistor are connected individually or in common to each drain of the differential pair field effect transistor. Further, the saturation current I DSS of the correction field effect transistor is weighted respectively, and the switching element is selectively short-circuited so that the input offset voltage of the amplifier is reduced. .
次に図面を用いて本発明を詳細に説明する。第
２図は本発明の一実施例を示す回路接続図であ
る。なお、ここで第１図と同一部分には、同一符
号を付与して、その説明を省略する。 Next, the present invention will be explained in detail using the drawings. FIG. 2 is a circuit connection diagram showing one embodiment of the present invention. Note that the same parts as in FIG. 1 are given the same reference numerals and their explanations will be omitted.
第２図を参照すると、入力オフセツト電圧補正
回路は、JFETであるJ5〜J8と、ツエナーダイオ
ードZ1〜Z4から構成され、前記J5〜J8のゲート領
域は共通とし、ゲート電極は電源端に接続する。
ここでJ5〜J8のＩDSSは重みづけされ、それぞれ
のＩDSSの比を
ＩDSS(J5)：ＩDSS(J6)：
ＩDSS(J7)：ＩDSS(J8)
＝１：２：４：８ ……(5)
とする。差動増幅器は第１図と同様J1〜J4で構成
される。J5〜J7のソース，ドレイン間には、それ
ぞれザツピング用ツエナーダイオードを接続す
る。そしてJ5〜J7のレインは共通に接続し、J1の
ドレインに、J8のドレインはJ2のドレインに接続
する。ここでザツピングを施こさないツエナーを
含んだJFETはピンチオフし、ドレイン電流は流
れず、又、シエナーダイオードを短絡状態にする
と、飽和電流ＩDSSが流れる。このJ5〜J8には、
前述したような重みづけがしてあるので、J5〜J7
のドレイン電流の合計をＩL，J8のドレイン電流
をＩR，J5の飽和電流をＩDSSとすると、
ＩL＝（a020＋a121＋a222）ＩDSS ……(6)
ＩR＝a323IDSS ……(7)
と表わせる。ここでa0〜a3はそれぞれザツピング
用ツエナーダイオードの状態に対応し、短絡状態
に１、非短絡状態に０という値をとるものとす
る。ここで入力オフセツト電圧（Vos”）を計算
すると、
となりＩR，ＩL∝ＩDDSであるから（ ）内の√
の項は単にＩDSSの比となる。集積回路におい
て、同一チツプ内ではＩDSSやVpの相対的な温度
係数はよく整合している。よつてこのオフセツト
補正回路を挿入したことによる入力オフセツト電
圧の温度特性の劣化は従来のものと比較してずつ
と少ない。このように、実施例で示した回路にお
いてシエナーダイオードを選択的に短絡すること
により、初期オフセツトが正でも負でも０に追い
込むことができる。又、トリミング前の状態にお
いて、J5〜J8はすべてピンチオフしているから、
初期入力オフセツト電圧に、J5〜J8の整合性の要
素は含まれないので、初期入力オフセツト電圧
は、従来例のものよりも良いものが期待できる。
又、他の実施例として、第２図のJ3，J4をNPN型
トランジスタの能動負荷におきかえ、定電流源Ｉ
を同じＰチヤンネル型JFETで構成することによ
つて、上述したのと同様な効果が得られる。 Referring to FIG. 2, the input offset voltage correction circuit is composed of JFETs J 5 to J 8 and Zener diodes Z 1 to Z 4. The gate regions of J 5 to J 8 are common, and the gate electrode Connect to the power supply end.
Here, the I DSS of J 5 to J 8 are weighted, and the ratio of each I DSS is I DSS(J5) : I DSS(J6) : I DSS(J7) : I DSS(J8) = 1:2: 4:8...(5). The differential amplifier is composed of J 1 to J 4 as in FIG. Zener diodes for zapping are connected between the sources and drains of J5 to J7 , respectively. The drains of J5 to J7 are connected in common, the drain of J1 is connected to the drain of J8, and the drain of J8 is connected to the drain of J2 . Here, a JFET containing Zener that is not subjected to zapping is pinched off, and no drain current flows, and when the Zener diode is short-circuited, a saturation current I DSS flows. In this J 5 to J 8 ,
Since the weighting is as described above, J 5 ~ J 7
Let I L be the total drain current of , I R be the drain current of J 8 , and I DSS be the saturation current of J 5 , then I L = (a 0 2 0 + a 1 2 1 + a 2 2 2 ) I DSS ... (6) I R = a 3 2 3 I DSS ...(7) It can be expressed as. Here, a 0 to a 3 each correspond to the state of the zapping Zener diode, and take a value of 1 in a short-circuited state and 0 in a non-shorted state. Calculating the input offset voltage (Vos”) here, we get Since I R , I L ∝I DDS , √ in parentheses
The term is simply the ratio of I DSS . In integrated circuits, the relative temperature coefficients of I DSS and Vp are well matched within the same chip. Therefore, the deterioration of the temperature characteristics of the input offset voltage due to the insertion of this offset correction circuit is much smaller than in the conventional case. In this manner, by selectively shorting the Sienna diodes in the circuit shown in the embodiment, it is possible to drive the initial offset to zero, whether positive or negative. Also, before trimming, J 5 to J 8 are all pinched off, so
Since the initial input offset voltage does not include the J 5 to J 8 matching factors, the initial input offset voltage can be expected to be better than that of the conventional example.
In addition, as another embodiment, J 3 and J 4 in Fig. 2 are replaced with active loads of NPN type transistors, and a constant current source I is used.
By constructing the same P-channel type JFET, the same effect as described above can be obtained.
以上説明した如く、本発明によれば、重みづけ
されたJFETとツエナーザツピング技術を用いる
ことにより、入力オフセツト電圧と、その温度ド
リフト特性の優れた増幅器を供給することが出来
る。 As described above, according to the present invention, by using weighted JFETs and Zener zapping technology, it is possible to provide an amplifier with excellent input offset voltage and temperature drift characteristics.
第１図は、抵抗トリミングによりオフセツト電
圧を調整した従来の回路構成図、第２図は本発明
における入力オフセツト補正回路を含む差動増幅
器の一実施例を示す回路構成図である。
J1〜J8……Ｐチヤンネル接合型FET、Z1〜Z4…
…ツエナーダイオード、R1，R2……抵抗、Ｉ…
…定電流源、１……直流電源端子、２……接地端
子、３，４……差動入力端子。
FIG. 1 is a circuit configuration diagram of a conventional circuit in which offset voltage is adjusted by resistor trimming, and FIG. 2 is a circuit configuration diagram showing an embodiment of a differential amplifier including an input offset correction circuit according to the present invention. J 1 ~ J 8 ... P channel junction type FET, Z 1 ~ Z 4 ...
...Zener diode, R 1 , R 2 ... Resistor, I...
... Constant current source, 1 ... DC power supply terminal, 2 ... Ground terminal, 3, 4 ... Differential input terminal.
Claims (1)
増幅器と、入力オフセツト電圧補正回路とから構
成される差動増幅器において、前記入力オフセツ
ト電圧補正回路は、少なくとも２個以上の補正用
電界効果トランジスタと前記補正用電界効果トラ
ンジスタのソース，ゲート間に接続される開閉素
子とからなり、前記補正用電界効果トランジスタ
のドレインは単独または共通接続されてそれぞれ
前記差動対電界効果トランジスタの各ドレインに
接続され、又、前記補正用電界効果トランジスタ
の飽和電流はそれぞれ重みづけを有し、前記増幅
器の入力オフセツト電圧が小さくなるように前記
開閉素子を選択的に短絡させることを特徴とする
差動増幅器。1. In a differential amplifier comprising an amplifier having a differential pair field effect transistor at its input and an input offset voltage correction circuit, the input offset voltage correction circuit includes at least two or more correction field effect transistors and the correction field effect transistor. an opening/closing element connected between the source and gate of the field effect transistor for correction, and the drain of the field effect transistor for correction is connected individually or in common to each drain of the differential pair field effect transistor, or . A differential amplifier, wherein the saturation currents of the correction field effect transistors are each weighted, and the switching elements are selectively short-circuited so that the input offset voltage of the amplifier is reduced.
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| JP56154353A JPS5854711A (en) | 1981-09-29 | 1981-09-29 | Differential amplifier |
Applications Claiming Priority (1)
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| JP56154353A JPS5854711A (en) | 1981-09-29 | 1981-09-29 | Differential amplifier |
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| JPS5854711A JPS5854711A (en) | 1983-03-31 |
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Family Applications (1)
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1981
- 1981-09-29 JP JP56154353A patent/JPS5854711A/en active Granted
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