JPS6143886B2 - - Google Patents
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- JPS6143886B2 JPS6143886B2 JP56154353A JP15435381A JPS6143886B2 JP S6143886 B2 JPS6143886 B2 JP S6143886B2 JP 56154353 A JP56154353 A JP 56154353A JP 15435381 A JP15435381 A JP 15435381A JP S6143886 B2 JPS6143886 B2 JP S6143886B2
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- 230000005669 field effect Effects 0.000 claims description 14
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 25
- 238000009966 trimming Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
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- YOBAEOGBNPPUQV-UHFFFAOYSA-N iron;trihydrate Chemical compound O.O.O.[Fe].[Fe] YOBAEOGBNPPUQV-UHFFFAOYSA-N 0.000 description 1
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Description
【発明の詳細な説明】
本発明は差動増幅器に係り、特にその入力オフ
セツト電圧の補整法に関するものである。
セツト電圧の補整法に関するものである。
一般的に知られているように、入力段が差動増
幅で構成されている演算増幅器や比較器等の半導
体集積回路では、内部素子の不整合や、差動から
シングルエンドに変換する際の回路的不整合等で
入力オフセツト電圧が発生する。この入力オフセ
ツト電圧は、理想的にはOVになることが望まし
い、よつて高積度の演算増幅器や比較器等では、
オフセツト電圧調整箇所に抵抗を挿入し、ウエハ
ー状態でのテスト時に、この抵抗をレザートリミ
ングや、ツエナーザツピングトリミング技術等を
用いて、入力オフセツト電圧ができる限り小さく
なるように調整している。
幅で構成されている演算増幅器や比較器等の半導
体集積回路では、内部素子の不整合や、差動から
シングルエンドに変換する際の回路的不整合等で
入力オフセツト電圧が発生する。この入力オフセ
ツト電圧は、理想的にはOVになることが望まし
い、よつて高積度の演算増幅器や比較器等では、
オフセツト電圧調整箇所に抵抗を挿入し、ウエハ
ー状態でのテスト時に、この抵抗をレザートリミ
ングや、ツエナーザツピングトリミング技術等を
用いて、入力オフセツト電圧ができる限り小さく
なるように調整している。
第１図は、従来の、ツエナーザツピング技術を
用いた入力オフセツト電圧補正回路と、その差動
入力段である。第１図において、Ｐチヤンネル接
合型電界効果トランジスタ（以下、“JFET”と
記す。）であるJ1とJ2のゲートは、それぞれ差動
の入力端子であり、ソースは相互接続し、電流源
Ｉに接続されている。又、同じＰチヤンネル
JFETであるJ3，J4はそれぞれJ1，J2の能動負荷
として働き、共にゲートソースは相互接続され、
それぞれJ1，J2のドレインに接続される。又、こ
の接続点には入力オフセツト補整回路のJFETで
あるJ5，J6のドレインをそれぞれ接続し、ゲート
は共に電源端子に接続する。ソースはそれぞれ、
トリミングを施される抵抗R1，R2を介して電源
端に接続される。抵抗R1，R2はそれぞれJ5，J6の
ドレイン電流を制御する低抗であり、入力オフセ
ツト電圧が0Vに近づくようにトリミングされ
る。ここでJ5，J6のドレイン電流ＩD5とＩD6はそ
れぞれ （ＩDSS(J5)：J5の飽和電流，ＩDSS(J6)：J6の
飽和電流，Vp：JFETのピンチオフ電圧）又、J1
とJ2，J3とJ4のVpとＩDSSのミスマツチングに関
する入力オフセツト電圧（Vos）は （ＶGS(Jl)（ｌ＝１，２）：Jlのゲート，ソー
ス間電圧ＶP(Jo)（ｎ＝１，２）：Jnのピンチオ
フ電圧ＩDSS(Jn)（ｍ＝１〜４）：Jmの飽和電
流） 次にJ5，J6，R1，R2を挿入した場合の入力オフ
セツト電圧をVos′とすると よつてＩD5ＩとＩD6を調整すること、すなわち
R1，R2をトリミングすることによつてVso′をOV
に近づけることができる。
用いた入力オフセツト電圧補正回路と、その差動
入力段である。第１図において、Ｐチヤンネル接
合型電界効果トランジスタ（以下、“JFET”と
記す。）であるJ1とJ2のゲートは、それぞれ差動
の入力端子であり、ソースは相互接続し、電流源
Ｉに接続されている。又、同じＰチヤンネル
JFETであるJ3，J4はそれぞれJ1，J2の能動負荷
として働き、共にゲートソースは相互接続され、
それぞれJ1，J2のドレインに接続される。又、こ
の接続点には入力オフセツト補整回路のJFETで
あるJ5，J6のドレインをそれぞれ接続し、ゲート
は共に電源端子に接続する。ソースはそれぞれ、
トリミングを施される抵抗R1，R2を介して電源
端に接続される。抵抗R1，R2はそれぞれJ5，J6の
ドレイン電流を制御する低抗であり、入力オフセ
ツト電圧が0Vに近づくようにトリミングされ
る。ここでJ5，J6のドレイン電流ＩD5とＩD6はそ
れぞれ （ＩDSS(J5)：J5の飽和電流，ＩDSS(J6)：J6の
飽和電流，Vp：JFETのピンチオフ電圧）又、J1
とJ2，J3とJ4のVpとＩDSSのミスマツチングに関
する入力オフセツト電圧（Vos）は （ＶGS(Jl)（ｌ＝１，２）：Jlのゲート，ソー
ス間電圧ＶP(Jo)（ｎ＝１，２）：Jnのピンチオ
フ電圧ＩDSS(Jn)（ｍ＝１〜４）：Jmの飽和電
流） 次にJ5，J6，R1，R2を挿入した場合の入力オフ
セツト電圧をVos′とすると よつてＩD5ＩとＩD6を調整すること、すなわち
R1，R2をトリミングすることによつてVso′をOV
に近づけることができる。
しかし第１図の回路において、第１の欠点とし
て、付加したオフセツト補正回路（第１図の破線
内に示した、J5，J6，R1，R2から構成される回
路）のトリミング前のＩD5とＩD6のミスマツチ、
すなわち、ＩDSS(J5)とＩDSS(J6)、R1とR2の非整
合で、このオフセツト電圧補正回路がない時に比
べ、初期オフセツト電圧（トリミング前のオフセ
ツト電圧）が悪くなるという欠点があつた。又、
第２の欠点として、このオフセツト補正回路が入
力オフセツト電圧の温度ドリフトに悪影響を及ぼ
すという欠点もあつた。これは、モノリツク内に
作り込む拡散抵抗やJFETのＩDSSの温度係数は
数千ppm／℃もあり、これが入力オフセツト電
圧の温度ドリフトを悪くする原因となつている。
又、JFETのＩDSSや拡散抵抗の絶対値のバラツ
キは一般的に大きく、又、これは独立にばらつく
為、入力オフセツト電圧調整範囲も大きくばらつ
いてしまうという第３の欠点もあつた。
て、付加したオフセツト補正回路（第１図の破線
内に示した、J5，J6，R1，R2から構成される回
路）のトリミング前のＩD5とＩD6のミスマツチ、
すなわち、ＩDSS(J5)とＩDSS(J6)、R1とR2の非整
合で、このオフセツト電圧補正回路がない時に比
べ、初期オフセツト電圧（トリミング前のオフセ
ツト電圧）が悪くなるという欠点があつた。又、
第２の欠点として、このオフセツト補正回路が入
力オフセツト電圧の温度ドリフトに悪影響を及ぼ
すという欠点もあつた。これは、モノリツク内に
作り込む拡散抵抗やJFETのＩDSSの温度係数は
数千ppm／℃もあり、これが入力オフセツト電
圧の温度ドリフトを悪くする原因となつている。
又、JFETのＩDSSや拡散抵抗の絶対値のバラツ
キは一般的に大きく、又、これは独立にばらつく
為、入力オフセツト電圧調整範囲も大きくばらつ
いてしまうという第３の欠点もあつた。
本発明は上記の３つの欠点を解決することを目
的とし、各パラメータ（ＩDSSやVp）のバラツキ
によらずに、精度よく入力オフセツト電圧を調整
できる半導体集積回路を提供するものである。
的とし、各パラメータ（ＩDSSやVp）のバラツキ
によらずに、精度よく入力オフセツト電圧を調整
できる半導体集積回路を提供するものである。
本発明の差動増幅器は、入力に差動対電界効果
トランジスタを有する増幅器と、入力オフセツト
電圧補正回路とから構成される差動増器におい
て、前記入力オフセツト電圧補正回路は、少なく
とも２個以上の補正用電界効果トランジスタと、
前記補正用電界効果トランンジオタのソース，ゲ
ート間に接続される開閉素子とからなり、前記補
正用電界効果トランジスタのドレインは単独また
は共通接続されてそれぞれ前記差動対電界効果ト
ランジスタの各ドレインに接続され、又、前記補
正用電界効果トランジスタの飽和電流ＩDSSには
それぞれ重みづけを行ない、前記増幅器の入力オ
フフセツト電圧が小さくなるように前記開閉素子
を選択的に短絡させることを特徴としたものであ
る。
トランジスタを有する増幅器と、入力オフセツト
電圧補正回路とから構成される差動増器におい
て、前記入力オフセツト電圧補正回路は、少なく
とも２個以上の補正用電界効果トランジスタと、
前記補正用電界効果トランンジオタのソース，ゲ
ート間に接続される開閉素子とからなり、前記補
正用電界効果トランジスタのドレインは単独また
は共通接続されてそれぞれ前記差動対電界効果ト
ランジスタの各ドレインに接続され、又、前記補
正用電界効果トランジスタの飽和電流ＩDSSには
それぞれ重みづけを行ない、前記増幅器の入力オ
フフセツト電圧が小さくなるように前記開閉素子
を選択的に短絡させることを特徴としたものであ
る。
次に図面を用いて本発明を詳細に説明する。第
２図は本発明の一実施例を示す回路接続図であ
る。なお、ここで第１図と同一部分には、同一符
号を付与して、その説明を省略する。
２図は本発明の一実施例を示す回路接続図であ
る。なお、ここで第１図と同一部分には、同一符
号を付与して、その説明を省略する。
第２図を参照すると、入力オフセツト電圧補正
回路は、JFETであるJ5〜J8と、ツエナーダイオ
ードZ1〜Z4から構成され、前記J5〜J8のゲート領
域は共通とし、ゲート電極は電源端に接続する。
ここでJ5〜J8のＩDSSは重みづけされ、それぞれ
のＩDSSの比を ＩDSS(J5)：ＩDSS(J6)： ＩDSS(J7)：ＩDSS(J8) ＝１：２：４：８ ……(5) とする。差動増幅器は第１図と同様J1〜J4で構成
される。J5〜J7のソース，ドレイン間には、それ
ぞれザツピング用ツエナーダイオードを接続す
る。そしてJ5〜J7のレインは共通に接続し、J1の
ドレインに、J8のドレインはJ2のドレインに接続
する。ここでザツピングを施こさないツエナーを
含んだJFETはピンチオフし、ドレイン電流は流
れず、又、シエナーダイオードを短絡状態にする
と、飽和電流ＩDSSが流れる。このJ5〜J8には、
前述したような重みづけがしてあるので、J5〜J7
のドレイン電流の合計をＩL，J8のドレイン電流
をＩR，J5の飽和電流をＩDSSとすると、 ＩL＝（a020＋a121＋a222）ＩDSS ……(6) ＩR＝a323IDSS ……(7) と表わせる。ここでa0〜a3はそれぞれザツピング
用ツエナーダイオードの状態に対応し、短絡状態
に１、非短絡状態に０という値をとるものとす
る。ここで入力オフセツト電圧（Vos”）を計算
すると、 となりＩR，ＩL∝ＩDDSであるから（ ）内の√
の項は単にＩDSSの比となる。集積回路におい
て、同一チツプ内ではＩDSSやVpの相対的な温度
係数はよく整合している。よつてこのオフセツト
補正回路を挿入したことによる入力オフセツト電
圧の温度特性の劣化は従来のものと比較してずつ
と少ない。このように、実施例で示した回路にお
いてシエナーダイオードを選択的に短絡すること
により、初期オフセツトが正でも負でも０に追い
込むことができる。又、トリミング前の状態にお
いて、J5〜J8はすべてピンチオフしているから、
初期入力オフセツト電圧に、J5〜J8の整合性の要
素は含まれないので、初期入力オフセツト電圧
は、従来例のものよりも良いものが期待できる。
又、他の実施例として、第２図のJ3，J4をNPN型
トランジスタの能動負荷におきかえ、定電流源Ｉ
を同じＰチヤンネル型JFETで構成することによ
つて、上述したのと同様な効果が得られる。
回路は、JFETであるJ5〜J8と、ツエナーダイオ
ードZ1〜Z4から構成され、前記J5〜J8のゲート領
域は共通とし、ゲート電極は電源端に接続する。
ここでJ5〜J8のＩDSSは重みづけされ、それぞれ
のＩDSSの比を ＩDSS(J5)：ＩDSS(J6)： ＩDSS(J7)：ＩDSS(J8) ＝１：２：４：８ ……(5) とする。差動増幅器は第１図と同様J1〜J4で構成
される。J5〜J7のソース，ドレイン間には、それ
ぞれザツピング用ツエナーダイオードを接続す
る。そしてJ5〜J7のレインは共通に接続し、J1の
ドレインに、J8のドレインはJ2のドレインに接続
する。ここでザツピングを施こさないツエナーを
含んだJFETはピンチオフし、ドレイン電流は流
れず、又、シエナーダイオードを短絡状態にする
と、飽和電流ＩDSSが流れる。このJ5〜J8には、
前述したような重みづけがしてあるので、J5〜J7
のドレイン電流の合計をＩL，J8のドレイン電流
をＩR，J5の飽和電流をＩDSSとすると、 ＩL＝（a020＋a121＋a222）ＩDSS ……(6) ＩR＝a323IDSS ……(7) と表わせる。ここでa0〜a3はそれぞれザツピング
用ツエナーダイオードの状態に対応し、短絡状態
に１、非短絡状態に０という値をとるものとす
る。ここで入力オフセツト電圧（Vos”）を計算
すると、 となりＩR，ＩL∝ＩDDSであるから（ ）内の√
の項は単にＩDSSの比となる。集積回路におい
て、同一チツプ内ではＩDSSやVpの相対的な温度
係数はよく整合している。よつてこのオフセツト
補正回路を挿入したことによる入力オフセツト電
圧の温度特性の劣化は従来のものと比較してずつ
と少ない。このように、実施例で示した回路にお
いてシエナーダイオードを選択的に短絡すること
により、初期オフセツトが正でも負でも０に追い
込むことができる。又、トリミング前の状態にお
いて、J5〜J8はすべてピンチオフしているから、
初期入力オフセツト電圧に、J5〜J8の整合性の要
素は含まれないので、初期入力オフセツト電圧
は、従来例のものよりも良いものが期待できる。
又、他の実施例として、第２図のJ3，J4をNPN型
トランジスタの能動負荷におきかえ、定電流源Ｉ
を同じＰチヤンネル型JFETで構成することによ
つて、上述したのと同様な効果が得られる。
以上説明した如く、本発明によれば、重みづけ
されたJFETとツエナーザツピング技術を用いる
ことにより、入力オフセツト電圧と、その温度ド
リフト特性の優れた増幅器を供給することが出来
る。
されたJFETとツエナーザツピング技術を用いる
ことにより、入力オフセツト電圧と、その温度ド
リフト特性の優れた増幅器を供給することが出来
る。
第１図は、抵抗トリミングによりオフセツト電
圧を調整した従来の回路構成図、第２図は本発明
における入力オフセツト補正回路を含む差動増幅
器の一実施例を示す回路構成図である。 J1〜J8……Ｐチヤンネル接合型FET、Z1〜Z4…
…ツエナーダイオード、R1，R2……抵抗、Ｉ…
…定電流源、１……直流電源端子、２……接地端
子、３，４……差動入力端子。
圧を調整した従来の回路構成図、第２図は本発明
における入力オフセツト補正回路を含む差動増幅
器の一実施例を示す回路構成図である。 J1〜J8……Ｐチヤンネル接合型FET、Z1〜Z4…
…ツエナーダイオード、R1，R2……抵抗、Ｉ…
…定電流源、１……直流電源端子、２……接地端
子、３，４……差動入力端子。
Claims (1)
- １ 入力に差動対電界効果トランジスタを有する
増幅器と、入力オフセツト電圧補正回路とから構
成される差動増幅器において、前記入力オフセツ
ト電圧補正回路は、少なくとも２個以上の補正用
電界効果トランジスタと前記補正用電界効果トラ
ンジスタのソース，ゲート間に接続される開閉素
子とからなり、前記補正用電界効果トランジスタ
のドレインは単独または共通接続されてそれぞれ
前記差動対電界効果トランジスタの各ドレインに
接続され、又、前記補正用電界効果トランジスタ
の飽和電流はそれぞれ重みづけを有し、前記増幅
器の入力オフセツト電圧が小さくなるように前記
開閉素子を選択的に短絡させることを特徴とする
差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154353A JPS5854711A (ja) | 1981-09-29 | 1981-09-29 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154353A JPS5854711A (ja) | 1981-09-29 | 1981-09-29 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854711A JPS5854711A (ja) | 1983-03-31 |
| JPS6143886B2 true JPS6143886B2 (ja) | 1986-09-30 |
Family
ID=15582300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154353A Granted JPS5854711A (ja) | 1981-09-29 | 1981-09-29 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854711A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161905A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Micro Comput Eng Ltd | 差動増幅回路 |
| JPS6052154A (ja) * | 1983-09-01 | 1985-03-25 | Nec Corp | 構内交換機における着信呼自動転送方式 |
| JPS6143005A (ja) * | 1984-08-03 | 1986-03-01 | Rohm Co Ltd | オフセット調整増幅回路 |
| JPS6292505A (ja) * | 1985-10-17 | 1987-04-28 | Yokogawa Electric Corp | 差動増幅回路 |
| JPH08507177A (ja) * | 1993-02-25 | 1996-07-30 | ナショナル・セミコンダクター・コーポレイション | Ｊｆｅｔを備えたｃｍｏｓデバイスの製造プロセス |
| JP4675151B2 (ja) * | 2005-05-16 | 2011-04-20 | ローム株式会社 | 定電流駆動回路、それを用いた発光装置、電子機器 |
| JP5698055B2 (ja) * | 2011-03-31 | 2015-04-08 | 新日本無線株式会社 | 定電流回路 |
-
1981
- 1981-09-29 JP JP56154353A patent/JPS5854711A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5854711A (ja) | 1983-03-31 |
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