JPS5854711A - Differential amplifier - Google Patents
Differential amplifierInfo
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- JPS5854711A JPS5854711A JP56154353A JP15435381A JPS5854711A JP S5854711 A JPS5854711 A JP S5854711A JP 56154353 A JP56154353 A JP 56154353A JP 15435381 A JP15435381 A JP 15435381A JP S5854711 A JPS5854711 A JP S5854711A
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Abstract
Description
【発明の詳細な説明】
本発明は差動増幅器に係り％特にその入力オフセット電
圧の補整法に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a differential amplifier, and more particularly to a method for compensating its input offset voltage.
一般的に知られているＪ：うに、入力段が差動増幅で構
成されている演算増幅器や比較器等の半導体集積回路で
は、内部素子の不整合や、差動からシングルエンドに変
換する際の回路的不整合等で入力オフセット電圧が発生
する。この入力オフセット電圧は、理想的にはｏＶにな
ることが望着しい。よって高精度の演摸増幅器や比較器
等では。Commonly known as J: In semiconductor integrated circuits such as operational amplifiers and comparators whose input stage is composed of differential amplification, internal element mismatching and conversion from differential to single-ended Input offset voltage occurs due to circuit mismatch, etc. Ideally, this input offset voltage should be oV. Therefore, in high-precision operational amplifiers, comparators, etc.
オフセット電圧Ｉｓ整箇所に抵抗を挿入し〜、ウェハー
状態でのテスト時に、この抵抗をレザートリミングや、
ツェナーザラピング］・リミング技術等を用いて、入力
オフセット電圧ができる限り小きくなるように調整して
いる。Insert a resistor at the point where the offset voltage Is is adjusted, and perform laser trimming,
The input offset voltage is adjusted to be as small as possible using techniques such as zener wrapping] and rimming.
第１図は、従来の、ツェナーザラピング技術を用いた入
カオフ＋ット電１１ミ袖正回路と、その差動入力段であ
る。第１図において、Ｐチャンネル接合型電界効果トラ
ンジスタ（以下 ｕ Ｊ Ｉ”、Ｉａ’Ｌ’ 、と記す
。）であるＪｌとＪ２のゲートは、それぞれ差動の入力
端子であシ、ソースは相互接続し、電流源Ｉに接続され
ている。又、同じＰチャンネルＪＰＥＴであるＪ３．Ｊ
４はそれぞれＪｌ、Ｊ２の能動負荷として働き、共にゲ
ートとソースは相互接続され、それぞれＪｌ、Ｊ２のド
レインに接続される。FIG. 1 shows a conventional 11-mi input power supply positive circuit using the Zener wrapping technique and its differential input stage. In FIG. 1, the gates of Jl and J2, which are P-channel junction field effect transistors (hereinafter referred to as u J I", Ia'L'), are differential input terminals, and the sources are mutually connected. J3.J, which is the same P-channel JPET, is connected to the current source I.
4 act as active loads for Jl and J2, respectively, with their gates and sources interconnected and connected to the drains of Jl and J2, respectively.
又、この接続点には入力オフセット補整回路のＪ ＦＦ
１ＴであるＪ５ ｒ Ｊ６ のドレインをそれぞれ接続
し、ゲートは共に電源端子に接続する。ソースはそれぞ
れ、トリミングを施される抵抗”１ ＋ Ｒ２を介して
電源端に接続される。抵抗”１ ｒ ”２はそれぞれＪ
５． Ｊ６のドレイン電流を制御する抵抗であり、入力
オフセット′亀圧が０■に近づくようにトリミングされ
る。ここでＪ５とＪ６のドレイン電流ＩＤ５とＩＤ６は
それぞれ
・・・・・・・・・（１）
又、ＪｌとＪ２．Ｊ３とＪ４のｖｐとＩＤ８８のミスマ
ツチングに関する入力オフセット電圧（Ｖｏｓ）はＶＯ
８＝ＶＧ８（Ｊｌ） −ＶＯ２（Ｊ２）次にＪ５ ＋
Ｊ６ ＋ ”１ ＃Ｒ２を挿入した場合の入力オンセラ
１１圧を■。、′ とすると
３−
よってＩＤ５とＩＤ６を調整すること、すなわちＲ１゜
Ｒ２をトリミングすることによってＶｏｓをＯＶに近づ
けることができる。Also, at this connection point, the JFF of the input offset compensation circuit is connected.
The drains of 1T J5 r J6 are connected to each other, and both gates are connected to a power supply terminal. The sources are each connected to the power supply terminals via a trimmed resistor "1 + R2. The resistors "1 r "2 are each connected to the J
5. This is a resistor that controls the drain current of J6, and is trimmed so that the input offset voltage approaches 0. Here, the drain currents ID5 and ID6 of J5 and J6 are respectively... (1) Also, Jl and J2. The input offset voltage (Vos) regarding the mismatching of J3 and J4 vp and ID88 is VO
8=VG8(Jl) -VO2(J2) then J5 +
J6 + ``1 #If the input ONCERA 11 pressure when inserting R2 is ■.,', 3- Therefore, by adjusting ID5 and ID6, that is, by trimming R1°R2, Vos can be brought closer to OV. .
しかし第１図の回路において、第１の欠点として、付加
ｌ〜だオフセット補正回路（第１図の破線内に示したｓ
Ｊ５ ＊ Ｊ６ ＊ ”１ ｍ ”２から構成される
回路）のトリミング前のＩＤ５とＩＤ６のミスマツチ、
すなわちＴｈ ＩＤ８８（Ｊ５）とＩＤ８８（Ｊ６）
％ Ｒ１とＬ１′２の非整合で、このオフセット電圧補
正回路がない時に比べ、初期オフセット電圧（トリミン
グ前のオフセット電圧）が悪くなるという欠点があった
。However, the first drawback of the circuit shown in Fig. 1 is that the offset correction circuit (s indicated within the broken line in Fig. 1) is
Mismatch between ID5 and ID6 before trimming (circuit consisting of J5 * J6 * "1 m" 2),
i.e. Th ID88 (J5) and ID88 (J6)
% Due to the mismatch between R1 and L1'2, there was a drawback that the initial offset voltage (offset voltage before trimming) was worse than when this offset voltage correction circuit was not provided.
又、第２の欠点として、このオフセット補正回路が入力
オフセット電圧の温度ドリフトに悪影響を及ぼすという
欠点もあった。これは、モノリシック内に作り込む拡散
抵抗やＪＦＥＴのＩＤ８Ｂの温度係数は数千ｐ ｐ ｍ
／Ｃもおシ、これが入力オフ七ツー ５＝
４−
ト電圧の温度ドリフトを悪くする原因となっている。又
％ＪＰＥＴのＩＤ８８や拡散抵抗の絶対値のバラツキは
一般的に大きく、又、これらは独立にばらつく為、入力
オフセット電圧調整範囲も大きくばらついてしまうとい
う第３の欠点もあった。A second drawback is that this offset correction circuit has an adverse effect on the temperature drift of the input offset voltage. This means that the temperature coefficient of the diffused resistor and JFET ID8B built into the monolith is several thousand ppm.
/C is also important, and this is the cause of worsening the temperature drift of the input voltage. Furthermore, the variation in the absolute values of ID88 and the diffused resistance of %JPET is generally large, and since these vary independently, there is also a third drawback that the input offset voltage adjustment range also varies greatly.
本発明は上記の３つの欠点を解決することを目的とし、
各パラメータ（ＩＤ８８やｖｐ）のバラツキによらずに
、精度よく入力オフセット電圧を調整できる半導体集積
回路を提供するものである。The present invention aims to solve the above three drawbacks,
It is an object of the present invention to provide a semiconductor integrated circuit that can accurately adjust an input offset voltage regardless of variations in each parameter (ID88 and vp).
本発明の差動増幅器は、入力に差動対電界効果トランジ
スタを有する増幅器と、入力オフセット電圧補正回路か
ら構成される半導体集積回路において、前記入力オフセ
ット電圧補正回路は、少なくとも２個以上の補正用電界
効果トランジスタと、前記補正用電界効果トランジスタ
のソース、ゲート間に接続される開閉素子とからなり、
前記差動対電界効果トランジスタと前記補正用電界効果
トランジスタのドレインは、各々並列に接続し、又。The differential amplifier of the present invention is a semiconductor integrated circuit comprising an amplifier having a differential pair field effect transistor at its input and an input offset voltage correction circuit, wherein the input offset voltage correction circuit has at least two or more correction circuits. Consisting of a field effect transistor and a switching element connected between the source and gate of the correction field effect transistor,
The drains of the differential pair field effect transistor and the correction field effect transistor are each connected in parallel.
前記補正用′区界効果トランジスタの飽和電流ＩＤ８８
にはそれぞれ重みづけを行ない、前記増幅器の入６一
カオフセント電圧が小さくなるように前記開閉素子を選
択的に短絡させることを特徴としたものである。The saturation current ID88 of the correction area effect transistor
The present invention is characterized in that each of the switching elements is weighted, and the switching elements are selectively short-circuited so that the input offset voltage of the amplifier is reduced.
次に図面を用いて本発明の詳細な説明する。Next, the present invention will be explained in detail using the drawings.
第２図は本発明の一実施例を示す回路接続図である。な
お、ここで第１図と同一部分には、同一符号を付与して
、その説明を省略する。FIG. 2 is a circuit connection diagram showing one embodiment of the present invention. Note that the same parts as in FIG. 1 are given the same reference numerals and their explanations will be omitted.
第２図を参照すると、入力オフセット電圧補正回路は、
ＪＩ（１ＥＴ″″ｃアルＪ５〜Ｊ８と、ツェナーダイオ
ードＺ１〜Ｚ４から構成され、前記Ｊ５〜Ｊ８のゲート
領域は共通とし、ゲート電極は電源端に接続する。ここ
でＪ５．−Ｊ８のＩＤ５８は重みづけされ。Referring to FIG. 2, the input offset voltage correction circuit is as follows:
JI (1ET'') consists of J5 to J8 and Zener diodes Z1 to Z4, the gate regions of J5 to J8 are common, and the gate electrodes are connected to the power supply terminal. Here, ID58 of J5.-J8 is weighted.
それぞれのＩＤ８８の比を
ＩＤ５Ｓ（Ｊ５） ： ＩＤ８Ｓ（Ｊ６） ： ＩＤ８
Ｓ（Ｊ７） ： ＩＤ８８（Ｊ８）＝１：２：４：８・
・・・・・・・・・・・（５）とする。差動増幅器は第
１図と同様Ｊ１〜Ｊ４で構成される。Ｊ５〜Ｊ７のソー
ス、ドレイン間には。The ratio of each ID88 is ID5S (J5): ID8S (J6): ID8
S (J7): ID88 (J8) = 1:2:4:8・
・・・・・・・・・・・・(5) The differential amplifier is composed of J1 to J4 as in FIG. Between the source and drain of J5 to J7.
それぞれザラピング用ツェナーダイオードを接続する。Connect a Zener diode for Zaraping to each.
そしてＪ５〜Ｊ７のドレインは共通に接続し、Ｊｌのド
レインに、Ｊ８のドレインはＪ２のドレインに接続する
。ここでザラピングを施こさないツェナーヲ含んだＪＦ
ＥＴｉｌピンチオフし、ドレイン電流は流れず、又、ツ
ェナーダイオードを帰路状態にすると、飽和電流ＩＤ５
８がｂ毘れる。このＪ５〜Ｊ８には、前述したような重
みづけがしであるので、Ｊ５〜Ｊ８のドレイン電流の合
計をＩＩいＪ８のドレイン電流をＩＴ、・Ｊ５の飽和電
流をＩｎ５ｓ トｔ−ルト・ＩＩ、 −（ａ０２°＋８
１２”＋ａ２２２）ＩＤ８８ −−−−（６）ＩＲ−
ａ３２ ＩＤ５８ −−−［７）と表わせる。ここで
ａｏ〜ａ３はそれぞれザラピング用ツェナーダイオード
の状態に対応し、短絡状態に１．非短絡状態にＯという
値をとるものとする。ここで入力オフセット電圧（Ｖｎ
ｓ’”）をｔｌ−３？すると。The drains of J5 to J7 are connected in common, the drain of J1 is connected to the drain of J8, and the drain of J8 is connected to the drain of J2. JF including Zenerwo that does not perform Zaraping here
When the ETil is pinched off, the drain current does not flow, and the Zener diode is placed in the return path, the saturation current ID5
8 is gone. These J5 to J8 are weighted as described above, so the sum of the drain currents of J5 to J8 is II, the drain current of J8 is IT, and the saturation current of J5 is In5s. , −(a02°+8
12"+a222) ID88 -----(6)IR-
It can be expressed as a32 ID58---[7). Here, ao to a3 correspond to the states of the Zaraping Zener diodes, and 1. It is assumed that the value is O in the non-short circuit state. Here, input offset voltage (Vn
s''') is tl-3?
となシエＲ＊ ＩＩＪ” ’Ｄ８８ であるからに）
内の９−の項は単にＩＤ８８の比となる。集積回路にお
いて。Tonacie R* IIJ” 'D88)
The term 9- in the equation simply becomes the ratio of ID88. In integrated circuits.
同一チップ内では”ＤＳＢやＶ、の相対的な温度係数は
よく整合している。よってこのオフセット補正回路を挿
入したことによる入力オフセットｍ王の温度特性の劣化
は従来のものと比較してずつと少ない。このように、実
施例で示した回路においてツェナーダイオードを選択的
に短絡することにより、初期オフセットが正でも負でも
０に追い込むことができる。又、トリミング前の状態に
おいて、Ｊ５〜Ｊ８はすべてピンチオンしているから。Within the same chip, the relative temperature coefficients of DSB and V are well matched.Therefore, the degradation of the temperature characteristics of the input offset m due to the insertion of this offset correction circuit is smaller than that of the conventional one. In this way, by selectively shorting the Zener diodes in the circuit shown in the example, it is possible to drive the initial offset to 0, whether positive or negative.Also, in the state before trimming, J5 to J8 are all pinch-on.
初期入力オフセット電圧に、Ｊ５〜Ｊ８の整合性の要素
は含まれガいので、初期入力オフセット電圧は、従来例
のものよシも良いものが期待できる。Since the initial input offset voltage does not include the matching factor of J5 to J8, the initial input offset voltage can be expected to be better than that of the conventional example.
又、他の実施例として、第２図のＪ３ 、 Ｊ４をＮＰ
Ｎ型トランジスタの能動負荷におきかえ、定電流源Ｉを
同じＰチャンネル型Ｊ１ｉ’ＥＴで構成することによっ
て、上述したのと同様な効果がイＭられる。In addition, as another example, J3 and J4 in FIG.
By replacing the active load with an N-type transistor and configuring the constant current source I with the same P-channel type J1i'ET, the same effect as described above can be achieved.
以上説明した如く、本発明によれば、重みづけされたＪ
ＰＥＴとツェナーザラピング技術を用いることによシ
、入カオフセソト電圧と、その温度ド９−
リフト特性の優れた増幅器を提供することが用来る。As explained above, according to the present invention, the weighted J
By using PET and Zener wrapping technology, it is possible to provide an amplifier with excellent input off-voltage and temperature drift characteristics.
第１図は、抵抗トリミングによりオフセット電圧を調整
した従来の回路構成図、第２図は本発明における入カオ
フセット補正回路を含む差動増幅器の一実施例を示す回
路構成図である。
Ｊ１〜Ｊ８・・・・・・Ｐチャンネル接合型１ｉ’ＥＴ
、 Ｚ１〜２４、、、、、・ツェナーダイオード、１
１．ｌ、ｌ’も２・・・・・・抵抗。
■・・・・・定電流源、１・・・・・・直流電源端子、
２・・・・・・接地端子、３，４・・・・・・差Ｍｒｂ
入力端子。
゛。
−１０＝FIG. 1 is a circuit configuration diagram of a conventional circuit in which offset voltage is adjusted by resistor trimming, and FIG. 2 is a circuit configuration diagram showing an embodiment of a differential amplifier including an input offset correction circuit according to the present invention. J1~J8...P channel junction type 1i'ET
, Z1~24, , Zener diode, 1
1. l, l' are also 2...resistance. ■・・・Constant current source, 1・・・DC power supply terminal,
2... Ground terminal, 3, 4... Difference Mrb
Input terminal.゛. −10=
Claims (1)
人力オフセット電圧補正回路から構成きれる半導体集積
回路において、前記入力オフセット電圧補正回路は、少
なくとも２個以上の補正用電界効果トランジスタと前記
補正用電界効果トランジスタのソース、ゲート間に接続
される開閉素子とからなり、前記差動対電界効果Ｉ・ラ
ンジスタと前記補正用′電界効果トランジスタのドレイ
ンは共通に接続し、又、前記補正用電界効果トランジス
タの飽和電１７Ｉｆ、にはそれぞれ重みづけを有し、前
記増幅器の入力オフセット電圧が小さくなるように前記
開閉素子を選択的に短絡させることを特徴としだ差動増
幅器。an amplifier with a differential pair field effect transistor at the input;
In a semiconductor integrated circuit comprising a manual offset voltage correction circuit, the input offset voltage correction circuit includes at least two correction field effect transistors and a switching element connected between the source and gate of the correction field effect transistor. The differential pair field effect I transistor and the drain of the correction field effect transistor are connected in common, and each of the saturation currents 17If of the correction field effect transistor is weighted, A differential amplifier characterized in that the switching element is selectively short-circuited so that an input offset voltage of the amplifier is reduced.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154353A JPS5854711A (en) | 1981-09-29 | 1981-09-29 | Differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154353A JPS5854711A (en) | 1981-09-29 | 1981-09-29 | Differential amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854711A true JPS5854711A (en) | 1983-03-31 |
| JPS6143886B2 JPS6143886B2 (en) | 1986-09-30 |
Family
ID=15582300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154353A Granted JPS5854711A (en) | 1981-09-29 | 1981-09-29 | Differential amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854711A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161905A (en) * | 1983-03-07 | 1984-09-12 | Hitachi Micro Comput Eng Ltd | Differential amplifying circuit |
| JPS6052154A (en) * | 1983-09-01 | 1985-03-25 | Nec Corp | Incoming call automatic transfer system in private branch of exchange |
| JPS6143005A (en) * | 1984-08-03 | 1986-03-01 | Rohm Co Ltd | Offset adjusting circuit |
| JPS6292505A (en) * | 1985-10-17 | 1987-04-28 | Yokogawa Electric Corp | Differential amplifier circuit |
| WO1994019828A1 (en) * | 1993-02-25 | 1994-09-01 | National Semiconductor Corporation | Fabrication process for cmos device with jfet |
| JP2006318337A (en) * | 2005-05-16 | 2006-11-24 | Rohm Co Ltd | Constant current drive circuit, light emission device using the same, and electronic apparatus |
| JP2012212311A (en) * | 2011-03-31 | 2012-11-01 | New Japan Radio Co Ltd | Constant current circuit |
-
1981
- 1981-09-29 JP JP56154353A patent/JPS5854711A/en active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161905A (en) * | 1983-03-07 | 1984-09-12 | Hitachi Micro Comput Eng Ltd | Differential amplifying circuit |
| JPS6052154A (en) * | 1983-09-01 | 1985-03-25 | Nec Corp | Incoming call automatic transfer system in private branch of exchange |
| JPS6143005A (en) * | 1984-08-03 | 1986-03-01 | Rohm Co Ltd | Offset adjusting circuit |
| JPH0586686B2 (en) * | 1984-08-03 | 1993-12-14 | Rohm Kk | |
| JPS6292505A (en) * | 1985-10-17 | 1987-04-28 | Yokogawa Electric Corp | Differential amplifier circuit |
| WO1994019828A1 (en) * | 1993-02-25 | 1994-09-01 | National Semiconductor Corporation | Fabrication process for cmos device with jfet |
| JP2006318337A (en) * | 2005-05-16 | 2006-11-24 | Rohm Co Ltd | Constant current drive circuit, light emission device using the same, and electronic apparatus |
| JP4675151B2 (en) * | 2005-05-16 | 2011-04-20 | ローム株式会社 | Constant current drive circuit, light emitting device and electronic device using the same |
| JP2012212311A (en) * | 2011-03-31 | 2012-11-01 | New Japan Radio Co Ltd | Constant current circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6143886B2 (en) | 1986-09-30 |
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