JPS59161905A - Differential amplifying circuit - Google Patents
Differential amplifying circuitInfo
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- JPS59161905A JPS59161905A JP3603583A JP3603583A JPS59161905A JP S59161905 A JPS59161905 A JP S59161905A JP 3603583 A JP3603583 A JP 3603583A JP 3603583 A JP3603583 A JP 3603583A JP S59161905 A JPS59161905 A JP S59161905A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
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Abstract
Description
【発明の詳細な説明】
この発明は、半導体集積回路化されるのに適した差動増
幅回路に関し、特にオフセット電圧を調整できるように
された差動増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a differential amplifier circuit suitable for being integrated into a semiconductor circuit, and particularly to a differential amplifier circuit whose offset voltage can be adjusted.
実際の差動増幅回路は素子のバラツキによシオフセット
電圧を有してしまう。そのため・、従来、このオフセッ
ト電圧を調整できるようにした回路形式が種々提案され
ている。第1図はそのようなオフセ2、ト調整可能な回
路形式にさt17’c差動増幅回路の一例全示す。An actual differential amplifier circuit has an offset voltage due to variations in elements. For this reason, various circuit types that can adjust this offset voltage have been proposed in the past. FIG. 1 shows an example of such a differential amplifier circuit in the form of an offset adjustable circuit.
この回路は、バイポーラトランジスタによ°多構成され
ており、一対の入力差動トランジスタQ r +Q2の
コレクタ側に接続される抵抗が、図のように複数個に分
割され、各抵抗R1+ R2+・・・・・・ごとにツェ
ナーダイオードDI + D2 +・・・・・・が
並設されている。そして、測定されたオフセット電圧の
大きさに応じて適当なツェナーダイオードの両端にプロ
ーブを当てて逆電圧をかけて破壊し、短絡させる等の方
法によシ、コレクタ抵抗全調整し、これによって、コレ
クタ抵抗における電圧降下量全調節して、オフセット電
圧を最小にするようにされていた。。This circuit is composed of multiple bipolar transistors, and the resistor connected to the collector side of a pair of input differential transistors Q r +Q2 is divided into multiple resistors as shown in the figure, each resistor R1+ R2+... Zener diodes DI+D2+... are arranged in parallel for each... Then, depending on the magnitude of the offset voltage measured, the collector resistance is fully adjusted by applying a probe to both ends of the appropriate Zener diode and applying a reverse voltage to destroy it and short circuit it. The amount of voltage drop across the collector resistor was fully adjusted to minimize the offset voltage. .
しかしながら、上記回路形式では、ツェナーダイオード
DI +D2 +・・・・・・の破壊のために印加
する電圧が高いので、調整用抵抗”1 + R2+・
・・・・・全比較的大きいものにしなければならない。However, in the above circuit type, the voltage applied to destroy the Zener diode DI + D2 +... is high, so the adjustment resistor "1 + R2 +...
...Everything must be relatively large.
そのため、コレクタ抵抗が大きくなって、差動増幅回路
の周波数特性が劣化してしまうという問題点があった。Therefore, there was a problem in that the collector resistance became large and the frequency characteristics of the differential amplifier circuit deteriorated.
そこで、この発明は、差動増幅回路の負荷を流れる電流
の一部全引き抜いて入力差動トランジスタをバイパスさ
せるような回路全般け、この回路内のヒーーズ等を適当
に処理してやることにより、負荷抵抗を流れる電流全調
整できるようにし、これによって、オフセット電圧を最
小にすることができるとともに、周波数特性が劣下され
ないようにすること全目的とする。Therefore, the present invention aims at reducing the load resistance by appropriately treating heat, etc. in this circuit, in general, in which a portion of the current flowing through the load of the differential amplifier circuit is drawn out to bypass the input differential transistor. The overall purpose is to be able to fully adjust the current flowing through the circuit, thereby minimizing the offset voltage and preventing the frequency characteristics from deteriorating.
゛・以下図面耐用いてこの発明を説明する。゛・This invention will be explained below with reference to the drawings.
第1図は本発明全バイポーラ集積回路に適用した場合の
一実施例を示す。図において、Qx、QzはNPN )
7ンジスタからなる一対の大刀差動トランジスタ、RQ
l l Ra2 は大刀差動トランジスタQl + Q
xと電源電圧v0゜との間にそれぞれ接続された負荷抵
抗である。また、1は上記入力差動トランジスタQt+
Q、zのエミッタと電源電圧■□との間に共通に接続さ
れた定電流源である。FIG. 1 shows an embodiment in which the present invention is applied to a fully bipolar integrated circuit. In the figure, Qx and Qz are NPN)
A pair of large differential transistors consisting of 7 transistors, RQ
l l Ra2 is a large sword differential transistor Ql + Q
x and the power supply voltage v0°, respectively. 1 is the input differential transistor Qt+
It is a constant current source commonly connected between the emitters of Q and z and the power supply voltage □.
上記差動増幅回路は抵抗R81と入力差動トランジスタ
GL+ との接続ノードN1および抵抗R82と入力
差動トランジスタQ2との接続ノードN2から、それぞ
れデファレンシャル出力VOutlとvout2が取シ
出されるようにされている。The differential amplifier circuit is configured such that differential outputs VOutl and vout2 are taken out from a connection node N1 between the resistor R81 and the input differential transistor GL+ and a connection node N2 between the resistor R82 and the input differential transistor Q2, respectively. There is.
そして、上記接続ノードN、と電源電圧V□との間およ
び上記接続ノードN2と電源電圧vElとの間に、それ
ぞれ電流調整手段として可変形の定電流源2a、2bが
設けられている。この可変形定電流源2a、2bによっ
て、負荷抵抗−R61゜Rcz k流れる電流の一部が
ノードNl + ”2 からトランジスタQl +
Q2 ’にバイパスして電源電圧■EKに引き抜かれる
ようにされる。これによって、入力差動トランジスタQ
l r Q2に流される電流il +ize変化させる
ことなく、負荷抵抗RO1+Rc2に流れる電流1゜1
+ Law k増減させることができる。その結果、
負荷抵抗R81とR82のバラツキ、あるいはトランジ
スタQIIQ、2のバラツキにかかわらず、負荷抵抗R
81’、Ra、における電圧降下を等しくして、ノード
N1 とN2のレベルスナワチテファレンシャル出カ’
Vout1 トvout2の電位差?なくし、オフセッ
ト電圧Voff全最小にしてやることができる。Variable constant current sources 2a and 2b are provided as current adjusting means between the connection node N and the power supply voltage V□ and between the connection node N2 and the power supply voltage vEl, respectively. By means of the variable constant current sources 2a and 2b, a part of the current flowing through the load resistance -R61°Rczk is transferred from the node Nl + "2 to the transistor Ql +
It is bypassed to Q2' and pulled out to the power supply voltage ■EK. This allows the input differential transistor Q
l r Current il flowing through Q2 +ize Current flowing through load resistor RO1 + Rc2 without changing 1゜1
+Law k can be increased or decreased. the result,
Regardless of variations in load resistances R81 and R82 or variations in transistors QIIQ,2, load resistance R
By equalizing the voltage drops at 81' and Ra, the level differential output of nodes N1 and N2 is
Potential difference between Vout1 and vout2? By eliminating this, the offset voltage Voff can be minimized.
つまり、第2図の差動増幅回路におけるオフセット電圧
VOffは、次式で示される。That is, the offset voltage Voff in the differential amplifier circuit of FIG. 2 is expressed by the following equation.
Voff=R(B+ ” let Ra2 ” ic
tここで、”Q! + R(2’2は定まっているので
、Ro!・1CI Ra2・ie2 が0となるよ
うに’ CI + t02を調整してやれは、オフセッ
ト電圧VoffkOにしてやることができる。Voff=R(B+ ” let Ra2 ” ic
tHere, ``Q!+R(2'2 is fixed, so if we adjust CI+t02 so that Ro!・1CI Ra2・ie2 becomes 0, we can make it the offset voltage VoffkO.
入力差動トランジスタ。1+Q2のベースニ供給される
入力電圧Vi nlとVin2が等しい場合、トランジ
スタQ、I、Q2を流れる電流1tl、ij。Input differential transistor. If the input voltages Vinl and Vin2 supplied to the base of 1+Q2 are equal, the current 1tl, ij flows through the transistors Q, I, Q2.
は一定(itl+tt2=工0)となる。ま乙可変形定
電流源2a、2bによって、トランジスタQs )Q
2 kバイパスして引き抜かれる電流を工! 、工2
とすると、1゜1==1t1+工111C2=1t2+
工2であるので、結局工1 、工ak適当に調節して
やることにより、オフセット電圧Voffk最小にして
することができる。is constant (itl+tt2=labor 0). By the variable constant current sources 2a and 2b, the transistor Qs)Q
2K Bypass the current drawn out! , Engineering 2
Then, 1゜1==1t1+work111C2=1t2+
In the end, the offset voltage Voffk can be minimized by properly adjusting Step 1 and Step ak.
第3図は上記可変形定電流源2a、2bの一構成例を示
す。FIG. 3 shows an example of the configuration of the variable constant current sources 2a and 2b.
ここでは−例として、複数個(n個)の重み定電流源0
0i 、oc2、−−−−−−canからなる可変形定
電流回路が示されている。各重み定電流源Ca!。Here - as an example, a plurality (n) of weighted constant current sources 0
A variable constant current circuit consisting of 0i, oc2, ---can is shown. Each weight constant current source Ca! .
aC,、・・・・・・Conは上記差動増幅回路の出力
ノードNlあるいはN2に接続されるノードNoと、電
源電圧Vゎとの間に直列接続されたスイッチトランジス
タT81と重み抵抗R8iおよび接地電位と電源電圧V
ゆとの間に直列接続されたヒユーズ抵抗Rf1と抵抗R
r1とにょ多構成されている(ytだし、 i=1.2
.・・・・・・、n)。aC, . . . Con are a switch transistor T81, a weight resistor R8i and Ground potential and power supply voltage V
fuse resistor Rf1 and resistor R connected in series between
It is composed of r1 (yt, i=1.2
.. ......, n).
そして、上記ヒユーズ抵抗Rf1が切断されていない状
態では、抵抗Rr1との接続ノードn1は電源電圧0〜
vo間全抵抗Rf1とRrlの抵抗比で分割したような
レベル(ハイレベル)にされる。When the fuse resistor Rf1 is not disconnected, the connection node n1 with the resistor Rr1 has a power supply voltage of 0 to
The total resistance between vo and Rrl is set to a level divided by the resistance ratio of Rf1 and Rrl (high level).
これ妃よって、スイッチ(ランジスタTelがオンされ
、一定の電流が流される。一方、上記ヒユーズ抵抗Rf
iが切断されていると、ノードn1はV□レベル(ロウ
レベル)KさtLる2め、スイ。As a result, the switch (transistor Tel) is turned on, and a constant current is caused to flow. On the other hand, the fuse resistor Rf
When i is disconnected, node n1 goes to V□ level (low level).
チトランジスタTg1はオフされ、電流は流れない。The first transistor Tg1 is turned off and no current flows.
また、上記゛各型み定電流源oa、 、 ao2 、
・・・・・・COゎ内の重み抵抗RIBIは、最大の重
み抵抗Rfllの抵抗値′@−rとすると、R11I2
+ Re3・・・・・・Ranの抵抗値がそれぞれr
/2 、r/4・・・・・・r7送”13〜1とkるよ
うに設定されている。そのため、各重み定電流源Cel
、 cc2 、・・・・・・Conは、トランジスタ
Telに流される電流をΔ工とすると、他の定電流源0
0.、ac3.・・・・・・canにはそれぞれ2△工
、4ムl、・・・・・・2n−1Δ工の電流が流される
ようになる。In addition, the above-mentioned constant current sources oa, , ao2,
...The weight resistance RIBI in COゎ is R11I2, assuming that the resistance value of the maximum weight resistance Rfll is '@-r.
+ Re3...Ran resistance value is r
/2, r/4...r7 transmission"13 to 1. Therefore, each weight constant current source Cel
, cc2, ...Con is the other constant current source 0, assuming that the current flowing through the transistor Tel is Δ
0. , ac3. . . . A current of 2△, 4 ml, .
従って、内部のヒユーズ抵抗Rfiを切断する定電流源
aa1の組合せを変えることによって、0か−1
ら最大(1+2+・・・・・・+2 )・Δ工まで
、△工間隔で、ノードN(1に流される電流工ok調整
することができる。Therefore, by changing the combination of the constant current source aa1 that disconnects the internal fuse resistor Rfi, the node N( 1. The current flowing through the circuit can be adjusted.
このように構成されに可変形定電流回路が、差動増幅回
路の出力ノードNl 、N、に接続されることによυ、
入力差動トランジスタQxtQzk抵抗RQI s u
o、に流される電流をΔ工の間隔で調整することができ
る。その結果、オフセット電圧Voff?1/2△工・
R0以下の精度で調整することが可能となる。−′)t
す、オフセット電、圧Voffが1/2Δ工・Re以下
のときには引抜き電流工1.工2は0とし、1/2△I
”Rc以上、ΔニーR0以下のときは、引抜き電流工1
または工?會Δ工とするように定電流源2a、2’b内
のヒユーズ抵抗Rfz〜Rfn を切断してやる。する
と、抵抗RclまたはR82の電流がΔ工だけ増加して
ノードN1またはN2のレベルがΔ工・Roだけ下がる
ので、最初のオフセラ)電圧■。ff(1/2△工・R
o(Voff <Δ工・Ro)がΔ工・RCだけ減らさ
れて、−1/2Δ工・R0〜0の範囲に入る。そのため
、オフセット電圧Voffは1/2△Im Re以下の
精度でin整できることになる。By connecting the variable constant current circuit configured in this way to the output nodes Nl, N, of the differential amplifier circuit, υ,
Input differential transistor QxtQzk resistor RQI s u
It is possible to adjust the current flowing through the terminals at intervals of Δt. As a result, the offset voltage Voff? 1/2△work・
It becomes possible to perform adjustment with an accuracy of R0 or less. -')t
When the offset voltage and voltage Voff are less than 1/2 ∆me/Re, the extraction current is 1. Let engineering 2 be 0, 1/2△I
``When Rc or more and Δknee R0 or less, pull out electrician 1.
Or engineering? The fuse resistors Rfz to Rfn in the constant current sources 2a and 2'b are cut off so as to make the connection Δ. Then, the current in the resistor Rcl or R82 increases by Δt, and the level at the node N1 or N2 decreases by Δt·Ro, resulting in the first off-cell voltage (2). ff(1/2△work・R
o(Voff <Δwork·Ro) is reduced by Δwork·RC and falls within the range of -1/2Δwork·R0 to 0. Therefore, the offset voltage Voff can be adjusted with an accuracy of 1/2 ΔIm Re or less.
従って、オフセット電圧Voffの精度を向上させるに
は、可変形定電流源2a 、2b内における重み定電流
源aa1〜OOnの段数rx−f増やしてやれげよい。Therefore, in order to improve the accuracy of the offset voltage Voff, it is recommended to increase the number of stages rx-f of the weighted constant current sources aa1 to OOn in the variable constant current sources 2a and 2b.
なお、第3図の可変形定電流回路では、ヒユーズ抵抗R
fiの一方の接続ノードn1に接続された端子R111
にプローブの先端を当てて大きな電流を流してヒユーズ
抵抗Rt1に切断してやること≠5できるようにされて
いる。また、上記端子RB i ?ICの外部に引き出
して、この外部端子に電圧を印加して内部のヒユーズ抵
抗Rft”を切断するようにしてもよい。In addition, in the variable constant current circuit shown in Fig. 3, the fuse resistance R
Terminal R111 connected to one connection node n1 of fi
The tip of the probe is applied to the fuse resistor Rt1 by applying a large current to the fuse resistor Rt1. Also, the above terminal RB i? Alternatively, the internal fuse resistor Rft'' may be disconnected by drawing it out to the outside of the IC and applying a voltage to this external terminal.
上記実施例では、可変形定電流源2a、2b内の各段に
重み定電流源音用いているオニ、すべて同一の定電流Δ
工が流れるようにされに定電、流源だけで111I!成
してもよい。ただし、この場合、第3図の定ilI流回
路と同一の電流調整範囲?得るためには、(2n−1)
段の定電流源力鷺必蚤となるので回路面積では第3図の
回路の方f)1 tJ\さくなシ有利である。In the above embodiment, the weighted constant current source sound is used in each stage of the variable constant current sources 2a and 2b, and the same constant current Δ
111I with just a constant current and a current source to allow the process to flow! may be completed. However, in this case, is the current adjustment range the same as that of the constant ilI current circuit in Fig. 3? To obtain (2n-1)
Since the constant current source power for each stage is required, the circuit shown in FIG. 3 is advantageous in terms of circuit area because it is smaller.
次に、第4図は本発明を、入力差動トランジスタとして
PNP )ランジスタを用いた差動増幅回路に適用した
実施fIlv示す。この実施例では、1流調整手段とし
ての可変形定電流源2a、2bは出力ノードN@、Nt
と電源電圧v0゜との間に接続される。ただし、各可変
形定電流源2a、2.bとしては、第3図に示した本の
と略同じ構成の回路?使用することができる。Next, FIG. 4 shows an implementation example in which the present invention is applied to a differential amplifier circuit using a PNP transistor as an input differential transistor. In this embodiment, the variable constant current sources 2a and 2b as the first current adjusting means are connected to the output nodes N@, Nt
and the power supply voltage v0°. However, each variable constant current source 2a, 2. As for b, is the circuit with almost the same configuration as the book shown in Figure 3? can be used.
ま友、第5図は、入力差動トランジスタQ、11Q2の
コレクタ側に接続される負荷抵抗の代わりに、アクティ
ブ負荷トランジスタQct +、Qc2 ?i”用いる
ようにされた差動増幅回路に本発明?適用した実施例を
示すO
このタイプの差動−幅回路では、入力差動トラン−);
1.1Qx−Qzのコレクタ1111のノードNt+1
2からディファレンシャル出力?取シ出すことができな
い。そのため、ノードN2に、電源電圧v0゜−V□t
に直列接続されπ差動ト2ン′ンスタQ、s と負荷抵
抗R4,とからなる出力増幅段3カニ接続され、トラン
ジスタQ、と抵抗RLとの接続ノードN3から出力vO
utか取シ嶺されるように: されている。この場
合、出力V Q fi t、は入力信号・・ vl
nlと同相の信号となる。Mayu, Figure 5 shows active load transistors Qct +, Qc2 ? instead of the load resistors connected to the collector sides of the input differential transistors Q, 11Q2. An embodiment in which the present invention is applied to a differential amplifier circuit designed to be used in this type of differential amplifier circuit is shown below.
1.1Qx-Qz collector 1111 node Nt+1
Differential output from 2? I can't take it out. Therefore, the power supply voltage v0°−V□t is applied to the node N2.
An output amplifying stage 3 consisting of a π differential transistor Q,s and a load resistor R4 is connected in series to
To be taken away: To be taken. In this case, the output V Q fit, is the input signal...vl
The signal is in phase with nl.
なお、実飽例では、可変形定電、流源2a、2bを構成
する定電流源ca1〜CCn内の各ヒユーズ抵抗Rf1
k選択的に切断して引抜き(バイパス)電流Il 、
■2全調整するようにされているが、ヒユーズ抵抗の代
わシに高抵抗全般けておいて、こねヲレーザーアニール
によって選択的に低抵抗化させることによって電流を調
整するようにしてもよい。In the actual saturation example, each fuse resistor Rf1 in the constant current sources ca1 to CCn constituting the variable constant current and current sources 2a and 2b
k selectively disconnected and withdrawn (bypass) current Il,
(2) Although it is designed to adjust the whole, the current may be adjusted by providing a high resistance in place of the fuse resistance and selectively lowering the resistance by laser annealing.
以上説明したごとくこの発明は、入力差動トランジスタ
全バイパスして電流?流すことによって負荷に流される
電流を調整できるようにされた電流調整手段を設けてな
るので、差動増幅回路の周波数特性を劣化させることな
く、オフセット電圧全最小にしてやることができるとい
う効果金有する。As explained above, in this invention, the input differential transistors are completely bypassed and the current does not change. Since the current adjusting means is provided so that the current flowing through the load can be adjusted by allowing the current to flow through the load, it has the advantage that the total offset voltage can be minimized without deteriorating the frequency characteristics of the differential amplifier circuit. .
第1図はオフセット電圧が調整可能にされた従来の差動
増幅回路の構成例?示す回路図、第2図は本発明に係る
差動増幅回路の一実飽例を示す回路図、
第3図はと五に用いられる電流調整手段としての可変形
定電流回路の一例を示す回路図、第4図は本発明の第2
の実施例?示す回路図、第5図は本発明の第3の実施例
金示す回路図である。
1・・・定電流源、2a、2b・・・可変形定電流源(
電流調整手段)、Q2+Q2・・・入力差動トランジス
タ、Rol 1 Re2 ・・・コレクタ抵抗(負荷
素子)、Q(Bt 、 Qc2 ”・負荷トランジスタ
、Rfi + Rf2゜〜Rfm°°1ヒユーズ抵抗、
R611Re11 + ””Ran”’重み抵抗、ac
t 、 Co2.〜Con・・・重み定電流源。
第 1 図
第 2 図
第 3 図Figure 1 shows an example of the configuration of a conventional differential amplifier circuit with adjustable offset voltage. 2 is a circuit diagram showing an example of a differential amplifier circuit according to the present invention, and FIG. 3 is a circuit diagram showing an example of a variable constant current circuit as a current adjustment means used in the present invention. Figure 4 shows the second embodiment of the present invention.
Example of implementation? FIG. 5 is a circuit diagram showing a third embodiment of the present invention. 1... Constant current source, 2a, 2b... Variable constant current source (
current adjustment means), Q2+Q2...input differential transistor, Rol1Re2...collector resistance (load element), Q(Bt, Qc2''/load transistor, Rfi+Rf2°~Rfm°°1 fuse resistor,
R611Re11 + ""Ran"' weight resistance, ac
t, Co2. ~Con... Weighted constant current source. Figure 1 Figure 2 Figure 3
Claims (1)
トランジスタと回路の第1の電源電圧端子との間に接続
された負荷素子と、上記一対の入力差動トランジスタと
回路の第2の電源電圧端子との間に接M−Gれた共通の
定電流源とからなる差動増幅回路において、少なくとも
一方の入力差動トランジスタと上記会荷素子との接続ノ
ードと、上記第1または第2の電源電圧端子との間に、
入力差動トランジスタをバイパスして電流を流すことに
よって負荷素子に流される電流上調整できるようにされ
た電流調整手段を備えて外ることを特徴とする差動増幅
回路。1. A pair of input differential transistors, a load element connected between the first input differential transistor and the first power supply voltage terminal of the circuit, and a load element connected between the pair of input differential transistors and the second power supply voltage terminal of the circuit. In a differential amplifier circuit comprising a common constant current source M-G connected between a power supply voltage terminal and a connection node between at least one input differential transistor and the load element, and a connection node between at least one input differential transistor and the load element; Between the power supply voltage terminal of 2,
What is claimed is: 1. A differential amplifier circuit comprising: a current adjusting means capable of adjusting the current flowing through a load element by passing current through an input differential transistor;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3603583A JPS59161905A (en) | 1983-03-07 | 1983-03-07 | Differential amplifying circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3603583A JPS59161905A (en) | 1983-03-07 | 1983-03-07 | Differential amplifying circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59161905A true JPS59161905A (en) | 1984-09-12 |
Family
ID=12458453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3603583A Pending JPS59161905A (en) | 1983-03-07 | 1983-03-07 | Differential amplifying circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59161905A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5854711A (en) * | 1981-09-29 | 1983-03-31 | Nec Corp | Differential amplifier |
-
1983
- 1983-03-07 JP JP3603583A patent/JPS59161905A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5854711A (en) * | 1981-09-29 | 1983-03-31 | Nec Corp | Differential amplifier |
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