JPS6143448A - 空間配線 - Google Patents
空間配線Info
- Publication number
- JPS6143448A JPS6143448A JP16487384A JP16487384A JPS6143448A JP S6143448 A JPS6143448 A JP S6143448A JP 16487384 A JP16487384 A JP 16487384A JP 16487384 A JP16487384 A JP 16487384A JP S6143448 A JPS6143448 A JP S6143448A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- gaas
- supported
- gate electrode
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（並業上の利用分！Ｊｆ ）
本発明は配線とくに、その大部分が基板から空間的に隔
てられた構造を有するために、寄生静電容量が極めて小
さい空間配線に関する。
てられた構造を有するために、寄生静電容量が極めて小
さい空間配線に関する。
（従来技術とその問題点）
この１，２年コンピュータの超大型化、超高速化の要請
は極めて大きいものがあり、それを支えるための超高！
ＬＳＩの開発が各所で杓力的に進められている。例えば
ＳしくイポーラＬＳＩの高速化のためには自己整仕法（
セル７アライン法ンを始めとする高度の製造技術を駆使
することにより、その主要素子であるバイポーラ・トラ
ンジスタの高速化が進められている。またより画期的な
技術としてガリウム砒素電界効果トランジスタ（以下Ｇ
ａＡｓＭＥＳＦＥＴと称す）を主要素子とするＣａＡ
５ＬＳＩの研究も進められている。
は極めて大きいものがあり、それを支えるための超高！
ＬＳＩの開発が各所で杓力的に進められている。例えば
ＳしくイポーラＬＳＩの高速化のためには自己整仕法（
セル７アライン法ンを始めとする高度の製造技術を駆使
することにより、その主要素子であるバイポーラ・トラ
ンジスタの高速化が進められている。またより画期的な
技術としてガリウム砒素電界効果トランジスタ（以下Ｇ
ａＡｓＭＥＳＦＥＴと称す）を主要素子とするＣａＡ
５ＬＳＩの研究も進められている。
このような超高速ＬＳＩにおいて、その動作速度を決定
する要因としては主要素子（トランジスタ）自身の特性
（Ｉｆ！Ｉえば遮断周波数／Ｔ）の他に配線の寄生容量
がある。このことをＧａＡｓＭＥＳＦＥＴを用いた回路
について説明すると次のようになる。すなわちＧａＡｓ
ＭＥＳＦＥＴの相互フンダクタンスを、ｆｌ、ｌ、入力
容量をＣ□、配線容量ｔ′ｃ、ｔとすると、伝達遅延時
間ｔｐｄは概略次式のようＫｆｉわせる：ＣｊｌＡ、＋
ｃｔ ｔｐａ藝□ （１） ｆｆｌ いま配線長が長＜Ｃ，＞＞Ｃ，ｊ とすると（１１式は
ｔｐｄ、ｏＣＣＬ／ 、、ｎ（２） となυ、ｔｐｄはＣ１に比例して悪化することがわかる
。ＧａＡｓ ＬＳ Ｉの場合、配線は半絶縁性基板上。
する要因としては主要素子（トランジスタ）自身の特性
（Ｉｆ！Ｉえば遮断周波数／Ｔ）の他に配線の寄生容量
がある。このことをＧａＡｓＭＥＳＦＥＴを用いた回路
について説明すると次のようになる。すなわちＧａＡｓ
ＭＥＳＦＥＴの相互フンダクタンスを、ｆｌ、ｌ、入力
容量をＣ□、配線容量ｔ′ｃ、ｔとすると、伝達遅延時
間ｔｐｄは概略次式のようＫｆｉわせる：ＣｊｌＡ、＋
ｃｔ ｔｐａ藝□ （１） ｆｆｌ いま配線長が長＜Ｃ，＞＞Ｃ，ｊ とすると（１１式は
ｔｐｄ、ｏＣＣＬ／ 、、ｎ（２） となυ、ｔｐｄはＣ１に比例して悪化することがわかる
。ＧａＡｓ ＬＳ Ｉの場合、配線は半絶縁性基板上。
あるいは該基板上に形成された絶縁膜、例えばＳｉｎ、
膜上に形成されておシ、その対地（基板裏面に対する）
容量は配線１市当り５０〜１００７Ｆにも達している。
膜上に形成されておシ、その対地（基板裏面に対する）
容量は配線１市当り５０〜１００７Ｆにも達している。
通常のＬＳＩにおいては１ ｆａｎ−ｏｕｔ当りの配線
長は２〜３關になることもあシ、それに相当した大きな
寄生容量のもとて例えば１００ｐ８ｅｅ以下のｔｐｄ
ｆ得ることは容易でなかった。
長は２〜３關になることもあシ、それに相当した大きな
寄生容量のもとて例えば１００ｐ８ｅｅ以下のｔｐｄ
ｆ得ることは容易でなかった。
以上の様な理由から配線容量の低減すなわち低容量配線
は超高速ＬＳＩ実現の上で不可欠であるが、従来そのよ
うな配線は必ずしも提案されていなかった。たソ低容量
配線の１つとしてＧａＡ８ＭＥＳ −ＦＥＴの製作にま
れに用いられる空間配線が在る。
は超高速ＬＳＩ実現の上で不可欠であるが、従来そのよ
うな配線は必ずしも提案されていなかった。たソ低容量
配線の１つとしてＧａＡ８ＭＥＳ −ＦＥＴの製作にま
れに用いられる空間配線が在る。
第１図はその例でアシ、ソース１１．ゲート１２゜ドレ
イン１３を交互に製作し、例えばソース１１どうしを空
間配線１４で連結した例である。ドレイン１３どうし、
およびゲート１２どうしは別途連結され全体として１個
のＧａＡｓＭＥＳ’ＦＥＴ ｋ形成している。このよう
な空間配線は電極どうしが近接している場合には有効で
あるが、通常のＬＳＩのように、場合によっては電極間
がｔｉｎ以上も陥れている場合に適用するのは、その頻
度に於て問題がある。
イン１３を交互に製作し、例えばソース１１どうしを空
間配線１４で連結した例である。ドレイン１３どうし、
およびゲート１２どうしは別途連結され全体として１個
のＧａＡｓＭＥＳ’ＦＥＴ ｋ形成している。このよう
な空間配線は電極どうしが近接している場合には有効で
あるが、通常のＬＳＩのように、場合によっては電極間
がｔｉｎ以上も陥れている場合に適用するのは、その頻
度に於て問題がある。
（発明の目的）
本発明の目的は従来技術における以上の問題点に鑑みて
なされたものでｌ、Ｌｓｘｇ造に適した空間配線を提供
することにある。
なされたものでｌ、Ｌｓｘｇ造に適した空間配線を提供
することにある。
（発明の構成）
本発明によれば、連結すべき電極部に於て金属膜により
、また離数的なる所望の箇所において絶縁膜によシ支見
られている他は、基板、あるいは基板上に形成されだる
’ｉ’ｃ極、配線、絶縁膜から空間的に隔てられている
ことを特徴とする空間配線かえられる。
、また離数的なる所望の箇所において絶縁膜によシ支見
られている他は、基板、あるいは基板上に形成されだる
’ｉ’ｃ極、配線、絶縁膜から空間的に隔てられている
ことを特徴とする空間配線かえられる。
（実施例）
次に第２図音用いて本発明による空間配線全詳細に説明
する。第２図（ａ）は２個のＧａＡｓＭＥＳＦＥＴ２１
．２２’ｉ用いてなる電気回路、同図（ｂ）は該電気回
路を基板２３上に実現した時の集積回路の上面図、同図
（ｃ）は（ｂ）図におけるＡ−Ａ’断面を示す図である
。実施例として示す配線はＧａＡｓ ＭＥＳＦＥＴ２１
のドレイン電極２１１とＧａＡｓＭＥＳＦＥＴ２２のゲ
ート電極２２１を連結する配線２４であり、゛該配線２
４は電柱２１１，２２１および途中に設けられた例えば
Ｓ ｉ０２よりなる支持体：ｌ’ｌ、２６によシ支えら
れている。なお実施列においてはＧａＡｓＭＥＳＦ’Ｅ
Ｔ２１．２２およびＧａＡｓ基板２３表面および第１層
配線２８は絶縁膜例えば５ｉ３Ｎ４２７により保護され
ている。このような空間配線の製作は困難でなく。
する。第２図（ａ）は２個のＧａＡｓＭＥＳＦＥＴ２１
．２２’ｉ用いてなる電気回路、同図（ｂ）は該電気回
路を基板２３上に実現した時の集積回路の上面図、同図
（ｃ）は（ｂ）図におけるＡ−Ａ’断面を示す図である
。実施例として示す配線はＧａＡｓ ＭＥＳＦＥＴ２１
のドレイン電極２１１とＧａＡｓＭＥＳＦＥＴ２２のゲ
ート電極２２１を連結する配線２４であり、゛該配線２
４は電柱２１１，２２１および途中に設けられた例えば
Ｓ ｉ０２よりなる支持体：ｌ’ｌ、２６によシ支えら
れている。なお実施列においてはＧａＡｓＭＥＳＦ’Ｅ
Ｔ２１．２２およびＧａＡｓ基板２３表面および第１層
配線２８は絶縁膜例えば５ｉ３Ｎ４２７により保護され
ている。このような空間配線の製作は困難でなく。
まず通常の方法によりＧａＡｓＭＥＳＦＥＴ２１，２２
ｆ製作し、つづいて厚み約３０００Ａ 、１１１ｍのＳ
ｉ３Ｎ４ 。
ｆ製作し、つづいて厚み約３０００Ａ 、１１１ｍのＳ
ｉ３Ｎ４ 。
Ｓ ｔｏｙを順次被着せしめる。次に第２層配線と電極
との電気的導通を得るために所望の場所（本実施例にお
いてはＧａＡｓＭＥＳＦＥＴ ２１のトンインＴＬ極２
１１、ＧａＡｓＭＥＳＦＥＴ ２２のゲート電極２２１
）にスルーホール全ドライエツチングにより形成する、
次に通常の方法により例えばＴｉＡｕよりなる厚み１μ
ｍ９幅２μｍの配線２４を形成する。次に該配線を空間
配線とするために、配線上の所定の場所２９．３０’ｉ
ホトレジヌトパターンで穫ったのこの上うな空間配線に
おいては配線と基板との１１」に比お電率が１の空気が
介在しているためその容量は小きく、また該配線２４と
第１層配線２８との間の交差８紙もＳ＋Ｏ，＄０７−縁
）漠で分離されている場合に比べて極めて小さい。発明
者の央幽によると、配線と基板の間の間隔を１μｎＬと
すると、配線の対地答力士は従来のようにＭ５縁膜２７
上に直接配線を形成した場合の約１／２．交叉容址は約
１４に低減した。
との電気的導通を得るために所望の場所（本実施例にお
いてはＧａＡｓＭＥＳＦＥＴ ２１のトンインＴＬ極２
１１、ＧａＡｓＭＥＳＦＥＴ ２２のゲート電極２２１
）にスルーホール全ドライエツチングにより形成する、
次に通常の方法により例えばＴｉＡｕよりなる厚み１μ
ｍ９幅２μｍの配線２４を形成する。次に該配線を空間
配線とするために、配線上の所定の場所２９．３０’ｉ
ホトレジヌトパターンで穫ったのこの上うな空間配線に
おいては配線と基板との１１」に比お電率が１の空気が
介在しているためその容量は小きく、また該配線２４と
第１層配線２８との間の交差８紙もＳ＋Ｏ，＄０７−縁
）漠で分離されている場合に比べて極めて小さい。発明
者の央幽によると、配線と基板の間の間隔を１μｎＬと
すると、配線の対地答力士は従来のようにＭ５縁膜２７
上に直接配線を形成した場合の約１／２．交叉容址は約
１４に低減した。
以上本発明による空間配線の？＋４造、製造方法。
効果について詳しく説明したが、本実施例における第１
層目の保護膜ｓ＋、Ｎ４２７は必ずしも奉賀的でなく省
略することができることはｂうまでｔない８また本発明
は上記実ｋｍ例におけるごときＧａＡｓ ＬＳ Ｉに限
ることな（ＳｉＬＳｒにも十分適用されることは言うま
でもない。
層目の保護膜ｓ＋、Ｎ４２７は必ずしも奉賀的でなく省
略することができることはｂうまでｔない８また本発明
は上記実ｋｍ例におけるごときＧａＡｓ ＬＳ Ｉに限
ることな（ＳｉＬＳｒにも十分適用されることは言うま
でもない。
？電極、１２・・・ゲート電極、１３・・・ドレイン電
極、２１．２２−ＧａＡｓＭＥＳＦＥＴ、２１１−・・
ドレイン電極、２１２・・ゲート電極、２３・・・基板
、２４・空間配線、２５ 、２６−・・支持体（ＳｉＯ
，）、２７ ・−８ｉ、Ｎ４膜、２８・・第１層配線、
２９．３０・・・ホトレジストパターン。
極、２１．２２−ＧａＡｓＭＥＳＦＥＴ、２１１−・・
ドレイン電極、２１２・・ゲート電極、２３・・・基板
、２４・空間配線、２５ 、２６−・・支持体（ＳｉＯ
，）、２７ ・−８ｉ、Ｎ４膜、２８・・第１層配線、
２９．３０・・・ホトレジストパターン。
工業技術ｇＦ、良川田用）＄
ＷＲ１図
爾 ？（２１
ｆ
−□２３
−゛２７Ｆ１−
Claims (1)
- 基板上に形成された複数個の電極を互いに連絡するため
の配線に於て、該配線が前記電極部に於て金属体により
、また離散的なる所望の箇所において絶縁膜により支え
られている他は、前記基板あるいは基板上に形成された
る電極、配線、絶縁膜から空間的に隔てられていること
を特徴とする空間配線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16487384A JPS6143448A (ja) | 1984-08-08 | 1984-08-08 | 空間配線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16487384A JPS6143448A (ja) | 1984-08-08 | 1984-08-08 | 空間配線 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143448A true JPS6143448A (ja) | 1986-03-03 |
Family
ID=15801545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16487384A Pending JPS6143448A (ja) | 1984-08-08 | 1984-08-08 | 空間配線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143448A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133645A (ja) * | 1984-12-04 | 1986-06-20 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH01264243A (ja) * | 1988-04-14 | 1989-10-20 | Nec Corp | 半導体装置の製造方法 |
| US6806181B2 (en) | 2001-03-30 | 2004-10-19 | Fujitsu Quantum Devices Limited | Method of fabricating an air bridge |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568700A (en) * | 1978-11-14 | 1980-05-23 | Philips Nv | Wiring device and method of manufacturing same |
-
1984
- 1984-08-08 JP JP16487384A patent/JPS6143448A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568700A (en) * | 1978-11-14 | 1980-05-23 | Philips Nv | Wiring device and method of manufacturing same |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133645A (ja) * | 1984-12-04 | 1986-06-20 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH01264243A (ja) * | 1988-04-14 | 1989-10-20 | Nec Corp | 半導体装置の製造方法 |
| US6806181B2 (en) | 2001-03-30 | 2004-10-19 | Fujitsu Quantum Devices Limited | Method of fabricating an air bridge |
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