JP2653092B2 - 相補型薄膜トランジスタ及びその製造方法 - Google Patents
相補型薄膜トランジスタ及びその製造方法Info
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- JP2653092B2 JP2653092B2 JP63071272A JP7127288A JP2653092B2 JP 2653092 B2 JP2653092 B2 JP 2653092B2 JP 63071272 A JP63071272 A JP 63071272A JP 7127288 A JP7127288 A JP 7127288A JP 2653092 B2 JP2653092 B2 JP 2653092B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はフラット、ディスプレイ、SOI素子（Semicon
ductor on insulator）等に用いる半導体装置の構造
及びその製造方法に関する。
ductor on insulator）等に用いる半導体装置の構造
及びその製造方法に関する。
従来、例えばConference Record of the 1985 I
nternational Display Research Conference,P,9−1
3（1985）のように、絶縁性基板上にCMOS構造（相補型M
OS構造）を形成する方法として、イオン注入法が用いら
れるのが一般的であった。
nternational Display Research Conference,P,9−1
3（1985）のように、絶縁性基板上にCMOS構造（相補型M
OS構造）を形成する方法として、イオン注入法が用いら
れるのが一般的であった。
しかし前述の従来技術は、イオン注入法を用いてドー
パントの導入を行うため、高価なイオン注入装置の使用
が不可欠であり、またその処理能力も小さい。
パントの導入を行うため、高価なイオン注入装置の使用
が不可欠であり、またその処理能力も小さい。
また、イオン注入後にドーパントを活性化するために
高温に保持する必要があるために、絶縁性基板として高
価な石英ガラスの使用が不可欠であるという欠点を有し
ていた。
高温に保持する必要があるために、絶縁性基板として高
価な石英ガラスの使用が不可欠であるという欠点を有し
ていた。
そこで、本発明は以上の欠点を解決するもので、その
目的とするところは、安価なガラス基板を絶縁基板に使
用可能で、量産性に富む製造方法で形成可能なCMOS構造
を提供するところにある。
目的とするところは、安価なガラス基板を絶縁基板に使
用可能で、量産性に富む製造方法で形成可能なCMOS構造
を提供するところにある。
又、他の目的は上記の目的を達成するための信頼性の
高い製造方法を提供することにある。
高い製造方法を提供することにある。
（１） 本発明の相補型薄膜トランジスタは、一方の薄
膜トランジスタは第一導電型半導体からなるソース電極
部及びドレイン電極が形成されてなり、該ソース電極部
及びドレイン電極間を結ぶように半導体からなるチャネ
ル部が形成されてなり、該チャネル部の上にゲート絶縁
膜が形成されてなり、該ゲート絶縁膜の上に第二導電型
半導体からなるゲート電極が形成されてなり、もう一方
の薄膜トランジスタは第一導電型半導体からなるゲート
電極が形成されてなり、該ゲート電極の上にゲート絶縁
膜が形成されてなり、該ゲート絶縁膜の上に半導体層か
らなるチャネル部が形成されてなり、該半導体層の上に
第二導電型半導体からなるソース電極及びドレイン電極
が形成されてなることを特徴とする。
膜トランジスタは第一導電型半導体からなるソース電極
部及びドレイン電極が形成されてなり、該ソース電極部
及びドレイン電極間を結ぶように半導体からなるチャネ
ル部が形成されてなり、該チャネル部の上にゲート絶縁
膜が形成されてなり、該ゲート絶縁膜の上に第二導電型
半導体からなるゲート電極が形成されてなり、もう一方
の薄膜トランジスタは第一導電型半導体からなるゲート
電極が形成されてなり、該ゲート電極の上にゲート絶縁
膜が形成されてなり、該ゲート絶縁膜の上に半導体層か
らなるチャネル部が形成されてなり、該半導体層の上に
第二導電型半導体からなるソース電極及びドレイン電極
が形成されてなることを特徴とする。
また、本発明の相補型薄膜トランジスタの製造方法は
絶縁基板上に第一導電型シリコン薄膜を付着させる工程
と、該第一シリコン薄膜を島状に加工して一方の薄膜ト
ランジスタのソース電極部及びドレイン電極部を形成
し、同時に他方の薄膜トランジスタのゲート電極を形成
する工程と、該一方の薄膜トランジスタの該ゲート電極
及びドレイン電極間に半導体薄膜を付着させる工程と、
該一方の薄膜トランジスタ及び該他方の薄膜トランジス
タのゲート絶縁膜となるシリコン酸化膜を形成する工程
と、第二導電型シリコン薄膜を付着させて該一方の薄膜
トランジスタのゲート電極を形成し、同時に該他方の薄
膜トランジスタのソース電極部及びドレイン電極部を形
成する工程とからなることを特徴とする。
絶縁基板上に第一導電型シリコン薄膜を付着させる工程
と、該第一シリコン薄膜を島状に加工して一方の薄膜ト
ランジスタのソース電極部及びドレイン電極部を形成
し、同時に他方の薄膜トランジスタのゲート電極を形成
する工程と、該一方の薄膜トランジスタの該ゲート電極
及びドレイン電極間に半導体薄膜を付着させる工程と、
該一方の薄膜トランジスタ及び該他方の薄膜トランジス
タのゲート絶縁膜となるシリコン酸化膜を形成する工程
と、第二導電型シリコン薄膜を付着させて該一方の薄膜
トランジスタのゲート電極を形成し、同時に該他方の薄
膜トランジスタのソース電極部及びドレイン電極部を形
成する工程とからなることを特徴とする。
第１図は本発明による構造、及び製造方法を用いて作
製した１実施例としてインバーター（反転増幅器）を示
した図で、（ａ）は上視図で、（ｂ）は（ａ）図AA′に
おける断面図を示したものである。
製した１実施例としてインバーター（反転増幅器）を示
した図で、（ａ）は上視図で、（ｂ）は（ａ）図AA′に
おける断面図を示したものである。
絶縁性基板１上にＰ型半導体からなるＰチャネル電界
効果型薄膜トランジスタのソース電極部、及びドレイン
電極部２が形成されており、該両電極部を結ぶ様にドー
パントを含まない半導体によりチャンネル部４が形成さ
れている。その上にはゲート絶縁膜５が形成されてお
り、さらにその上にはＮ型半導体からなるゲート電極６
が形成され、Ｐチャンネル電界効果薄膜トランジスタを
構成している。
効果型薄膜トランジスタのソース電極部、及びドレイン
電極部２が形成されており、該両電極部を結ぶ様にドー
パントを含まない半導体によりチャンネル部４が形成さ
れている。その上にはゲート絶縁膜５が形成されてお
り、さらにその上にはＮ型半導体からなるゲート電極６
が形成され、Ｐチャンネル電界効果薄膜トランジスタを
構成している。
又、該絶縁性基板上にＰ型半導体からなるゲート電極
３が形成されており、その上にゲート絶縁膜５が形成さ
れている。その上にＮ型半導体からなるＮチャンネル電
界効果型薄膜トランジスタのソース電極部及びドレイン
電極部７が形成されている。さらに該ソース、ドレイン
両電極部を結ぶ様にドーパントを含まない半導体により
チャンネル部８が形成され、Ｎチャンネル電界効果型薄
膜トランジスタを構成している。
３が形成されており、その上にゲート絶縁膜５が形成さ
れている。その上にＮ型半導体からなるＮチャンネル電
界効果型薄膜トランジスタのソース電極部及びドレイン
電極部７が形成されている。さらに該ソース、ドレイン
両電極部を結ぶ様にドーパントを含まない半導体により
チャンネル部８が形成され、Ｎチャンネル電界効果型薄
膜トランジスタを構成している。
さらに、該Ｐチャンネル電界効果形薄膜トランジスタ
と該Ｎチャンネル電界効果薄膜トランジスタを電気的に
結合するためにコンタクトホール９、及び配線10が形成
され、CMOS構造からなるインバータが構成されている。
と該Ｎチャンネル電界効果薄膜トランジスタを電気的に
結合するためにコンタクトホール９、及び配線10が形成
され、CMOS構造からなるインバータが構成されている。
第１図に示した構造からなる半導体装置の製造工程の
１例を第２図に示して、さらに詳しく説明する。
１例を第２図に示して、さらに詳しく説明する。
まず、絶縁性基板１に減圧CVD法、常圧CVD法、プラズ
マCVD法等のデポジション法を用いてＰ型Si薄膜を付着
させ、フォトリソグラフィー法を用いて該薄膜を島状に
加工し、Ｐチャンネル電界効果型トランジスタのソース
電極部、及びドレイン電極部２を形成する。又、同時に
Ｎチャンネル電界効果型トランジスタのゲート電極３を
形成する。（第２図（ａ）） 次にＰチャンネル電界効果型トランジスタのチャンネ
ル部４を形成するために、前記デポジション法を用い
て、ドーパントを含まないSi薄膜を付着させ、フォトリ
ソグラフィー法を用いる。（第２図（ｂ）） Ｐチャンネル電界効果型薄膜トランジスタ、Ｎチャン
ネル電界効果薄膜トランジスタの両トランジスタのゲー
ト絶縁膜５となるSiO2膜を前記デポジション法を用いて
形成する。（第２図（ｃ）） 次に、前記デポジション法を用いてＮ型Si薄膜を付着
させ、フォトリソグラフィー法を用いて、Ｐチャンネル
電界効果薄膜トランジスタのゲート電極６、及びＮチャ
ンネル電界効果型薄膜トランジスタのソース電極部、ド
レイン電極部７が形成される。（第２図（ｄ）） 前工程で形成された絶縁膜５はこの工程で重要な役割
をはたす。
マCVD法等のデポジション法を用いてＰ型Si薄膜を付着
させ、フォトリソグラフィー法を用いて該薄膜を島状に
加工し、Ｐチャンネル電界効果型トランジスタのソース
電極部、及びドレイン電極部２を形成する。又、同時に
Ｎチャンネル電界効果型トランジスタのゲート電極３を
形成する。（第２図（ａ）） 次にＰチャンネル電界効果型トランジスタのチャンネ
ル部４を形成するために、前記デポジション法を用い
て、ドーパントを含まないSi薄膜を付着させ、フォトリ
ソグラフィー法を用いる。（第２図（ｂ）） Ｐチャンネル電界効果型薄膜トランジスタ、Ｎチャン
ネル電界効果薄膜トランジスタの両トランジスタのゲー
ト絶縁膜５となるSiO2膜を前記デポジション法を用いて
形成する。（第２図（ｃ）） 次に、前記デポジション法を用いてＮ型Si薄膜を付着
させ、フォトリソグラフィー法を用いて、Ｐチャンネル
電界効果薄膜トランジスタのゲート電極６、及びＮチャ
ンネル電界効果型薄膜トランジスタのソース電極部、ド
レイン電極部７が形成される。（第２図（ｄ）） 前工程で形成された絶縁膜５はこの工程で重要な役割
をはたす。
（ｉ） 前記デポジション法を用いてＮ型Si薄膜を付着
させる際に、Ｐ型Si薄膜にＮ型ドーパントが、Ｎ型Si薄
膜にＰ型ドーパントが相互拡散することを防止する働き
をし、相互拡散によるＮ型Si薄膜、及びＰ型Si薄膜の高
抵抗化を防ぐことが可能となる。
させる際に、Ｐ型Si薄膜にＮ型ドーパントが、Ｎ型Si薄
膜にＰ型ドーパントが相互拡散することを防止する働き
をし、相互拡散によるＮ型Si薄膜、及びＰ型Si薄膜の高
抵抗化を防ぐことが可能となる。
（ii） Ｎ型Si薄膜をフォトリソグラフィー法により島
状に加工する際に、該絶縁膜は、エッチングストッパー
として働き、大面積基板全面で安定したエッチングを行
うことが可能となる。
状に加工する際に、該絶縁膜は、エッチングストッパー
として働き、大面積基板全面で安定したエッチングを行
うことが可能となる。
（iii） 基板の大面積化が容易である点が、ガラス基
板を用いる最大の理由であるが、前記（ｉ）、（ii）の
効果により安定して、Ｎ型チャンネル、Ｐ型チャンネル
双方の薄膜トランジスタを大面積にわたって形成でき、
ガラス基板を用いることが可能となる。
板を用いる最大の理由であるが、前記（ｉ）、（ii）の
効果により安定して、Ｎ型チャンネル、Ｐ型チャンネル
双方の薄膜トランジスタを大面積にわたって形成でき、
ガラス基板を用いることが可能となる。
次の工程で、Ｎチャンネル電界効果型薄膜トランジス
タのチャンネル部８を前記デポジション法によりドーパ
ントを含まないSi薄膜を付着し、フォトリソグラフィー
法を用いて加工することにより得る。（第２図（ｅ）） 次にフォトリソグラフィー法を用いてコンタクトホー
ル９を形成し、スパッタリング法を用いて金属薄膜を付
着させ、フォトリソグラフィー法を用いて前記両チャン
ネル電界効果型薄膜トランジスタ間の配線等を行う。
タのチャンネル部８を前記デポジション法によりドーパ
ントを含まないSi薄膜を付着し、フォトリソグラフィー
法を用いて加工することにより得る。（第２図（ｅ）） 次にフォトリソグラフィー法を用いてコンタクトホー
ル９を形成し、スパッタリング法を用いて金属薄膜を付
着させ、フォトリソグラフィー法を用いて前記両チャン
ネル電界効果型薄膜トランジスタ間の配線等を行う。
以上の工程により、第１図に示した構造の半導体装置
を得ることができる。
を得ることができる。
尚、以上の製造工程では、Ｐ型Si薄膜を形成する工程
の後にＮ型Si薄膜を形成したが、この逆の順でも、もち
ろん構わないことは明らかである。
の後にＮ型Si薄膜を形成したが、この逆の順でも、もち
ろん構わないことは明らかである。
又、ゲート絶縁膜としてSiO2を他の方法、例えばスパ
ッタリング法を用いて形成してもかまわないし、SiO2以
外の絶縁性物質を用いても、なんらかまわない。
ッタリング法を用いて形成してもかまわないし、SiO2以
外の絶縁性物質を用いても、なんらかまわない。
さらに、Siを半導体として用いた例を示したがＰ型及
びＮ型の半導体が前記デポジションによって形成できる
化合物、例えばGe等を用いてもかまわない。
びＮ型の半導体が前記デポジションによって形成できる
化合物、例えばGe等を用いてもかまわない。
また配線として、金属以外に十分小さな抵抗率を有す
る半導体、超伝導体等を用いても同様な効果を示すこと
は明らかである。
る半導体、超伝導体等を用いても同様な効果を示すこと
は明らかである。
本発明は以上述べた様に、量産性に富む減圧CVD法、
常圧CVD法、プラズマCVD法等のデポジション法を用いて
ドーパントの導入された半導体膜を形成しているので、
高価で生産性の低いイオン注入装置を使用せずにCMOS構
造の形成が可能であるという特徴を有する。
常圧CVD法、プラズマCVD法等のデポジション法を用いて
ドーパントの導入された半導体膜を形成しているので、
高価で生産性の低いイオン注入装置を使用せずにCMOS構
造の形成が可能であるという特徴を有する。
又、以上のCMOS構造の製造工程は、Ｐ型半導体とＮ型
半導体との間の絶縁膜の作用により、大面積にわたり、
安定した高性能の半導体装置の製造を可能とする。
半導体との間の絶縁膜の作用により、大面積にわたり、
安定した高性能の半導体装置の製造を可能とする。
又、イオン注入後のドーパントの活性化に必要な高温
工程を必要としないために絶縁性基板として安価なガラ
ス基板の使用が可能となる。
工程を必要としないために絶縁性基板として安価なガラ
ス基板の使用が可能となる。
第１図（ａ）（ｂ）は本発明による半導体装置の１例と
してインバーター（反転増幅器）を示した図である。 （ａ）は上視図であり、（ｂ）は（ａ）のAA′における
断面図を示したものである。 １……絶縁性基板 ２……Ｐ型半導体からなるソース及びドレイン電極部 ３……Ｐ型半導体からなるゲート電極 ４、８……チャンネル部 ５……ゲート絶縁膜 ６……Ｎ型半導体からなるゲート電極 ７……Ｎ型半導体からなるソース及びドレイン電極部 ９……コンタクトホール 10……金属配線 第２図（ａ）〜（ｆ）は、第１図に示した半導体装置の
製造工程の１例を示した断面図である。
してインバーター（反転増幅器）を示した図である。 （ａ）は上視図であり、（ｂ）は（ａ）のAA′における
断面図を示したものである。 １……絶縁性基板 ２……Ｐ型半導体からなるソース及びドレイン電極部 ３……Ｐ型半導体からなるゲート電極 ４、８……チャンネル部 ５……ゲート絶縁膜 ６……Ｎ型半導体からなるゲート電極 ７……Ｎ型半導体からなるソース及びドレイン電極部 ９……コンタクトホール 10……金属配線 第２図（ａ）〜（ｆ）は、第１図に示した半導体装置の
製造工程の１例を示した断面図である。
Claims (2)
- 【請求項１】絶縁基板上に形成された相補型薄膜トラン
ジスタにおいて、一方の薄膜トランジスタは第一導電型
半導体からなるソース電極部及びドレイン電極が形成さ
れてなり、該ソース電極部及びドレイン電極間を結ぶよ
うに半導体からなるチャネル部が形成されてなり、該チ
ャネル部の上にゲート絶縁膜が形成されてなり、該ゲー
ト絶縁膜の上に第二導電型半導体からなるゲート電極が
形成されてなり、もう一方の薄膜トランジスタは第一導
電型半導体からなるゲート電極が形成されてなり、該ゲ
ート電極の上にゲート絶縁膜が形成されてなり、該ゲー
ト絶縁膜の上に半導体層からなるチャネル部が形成され
てなり、該半導体層の上に第二導電型半導体からなるソ
ース電極及びドレイン電極が形成されてなることを特徴
とする相補型薄膜トランジスタ。 - 【請求項２】絶縁基板上に第一導電型シリコン薄膜を付
着させる工程と、該第一シリコン薄膜を島状に加工して
一方の薄膜トランジスタのソース電極部及びドレイン電
極部を形成し、同時に他方の薄膜トランジスタのゲート
電極を形成する工程と、該一方の薄膜トランジスタの該
ゲート電極及びドレイン電極間に半導体薄膜を付着させ
てチャネル部を形成する工程と、該一方の薄膜トランジ
スタ及び該他方の薄膜トランジスタのゲート絶縁膜とな
るシリコン酸化膜を形成する工程と、第二導電型シリコ
ン薄膜を付着させて該一方の薄膜トランジスタのゲート
電極を形成し、同時に該他方の薄膜トランジスタのソー
ス電極部及びドレイン電極部を形成する工程とからなる
ことを特徴とする相補型薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071272A JP2653092B2 (ja) | 1988-03-25 | 1988-03-25 | 相補型薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071272A JP2653092B2 (ja) | 1988-03-25 | 1988-03-25 | 相補型薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243572A JPH01243572A (ja) | 1989-09-28 |
| JP2653092B2 true JP2653092B2 (ja) | 1997-09-10 |
Family
ID=13455916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071272A Expired - Lifetime JP2653092B2 (ja) | 1988-03-25 | 1988-03-25 | 相補型薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2653092B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293793A (ja) * | 1996-04-26 | 1997-11-11 | Mitsubishi Electric Corp | 薄膜トランジスタを有する半導体装置およびその製造方法 |
| JP4887599B2 (ja) * | 2003-11-19 | 2012-02-29 | セイコーエプソン株式会社 | 回路基板、回路基板の製造方法、表示装置および電子機器 |
| JP2010206154A (ja) * | 2009-02-09 | 2010-09-16 | Hitachi Displays Ltd | 表示装置 |
| US8558295B2 (en) * | 2009-08-25 | 2013-10-15 | Electronics And Telecommunications Research Institute | Nonvolatile memory cell and method of manufacturing the same |
| EP2486593B1 (en) | 2009-10-09 | 2017-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| DE102015205171A1 (de) * | 2015-03-23 | 2016-09-29 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zum Laden oder Entladen eines Energiespeichers |
-
1988
- 1988-03-25 JP JP63071272A patent/JP2653092B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01243572A (ja) | 1989-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| EXPY | Cancellation because of completion of term |