JPS6025098A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS6025098A JPS6025098A JP58132303A JP13230383A JPS6025098A JP S6025098 A JPS6025098 A JP S6025098A JP 58132303 A JP58132303 A JP 58132303A JP 13230383 A JP13230383 A JP 13230383A JP S6025098 A JPS6025098 A JP S6025098A
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- JP
- Japan
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- register
- information
- sense amplifier
- digit
- memory
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路に関する。特に、ダイナミック型ラ
ンダムアクセスメモリ(Randorn Access
M erno r y : RA M )の大容量性及
びスタティック型RAMの高速性を兼ね備えたRAMに
おけるダイナミック論理メモリセル群とスタティック論
理データ入出力回路とのメモリインターフェース回路に
関する。
ンダムアクセスメモリ(Randorn Access
M erno r y : RA M )の大容量性及
びスタティック型RAMの高速性を兼ね備えたRAMに
おけるダイナミック論理メモリセル群とスタティック論
理データ入出力回路とのメモリインターフェース回路に
関する。
以下は、便宜上、NチャンネルMO8FETf:用いた
メモリ回路について説明するが、PチャンネルMO8F
ETを用いたメモリ回路についても本質的には同様であ
る。
メモリ回路について説明するが、PチャンネルMO8F
ETを用いたメモリ回路についても本質的には同様であ
る。
RAMは16にビット以上のメモリ容iKなると、集積
回路のピンネックとチップサイズの拡大化とを回避する
ために、公知のように、2クロツフマルチアドレス方式
が採用されている。すなわち、 RA S (ROW
Address 5trobe)及びCAS(Colu
mn Address 5trobe)という2個のク
ロックがあり、前者は1トランジスタ型メモリセル配列
の97レツシ工動作をコントロールし、後者は読出及び
引込というデータ入出力動作のコントロールに寄与する
。以下RAMの動作を図面を用いて説明する。
回路のピンネックとチップサイズの拡大化とを回避する
ために、公知のように、2クロツフマルチアドレス方式
が採用されている。すなわち、 RA S (ROW
Address 5trobe)及びCAS(Colu
mn Address 5trobe)という2個のク
ロックがあり、前者は1トランジスタ型メモリセル配列
の97レツシ工動作をコントロールし、後者は読出及び
引込というデータ入出力動作のコントロールに寄与する
。以下RAMの動作を図面を用いて説明する。
読出サイクルのタイミング波形を第1図に示す。
行アドレスストローブRASの後に列アドレスストロー
フCA Sというように、順序を(財)いて2つのタロ
ツクを活性化する。前者を基準にセットアツプ時間及び
ホールド時間を見込んで行アドレス情報を、後者を基準
に同様にして列アドレス情報を同一ビンから時分割入力
し、その後にメモリ回路の内W5動作を経て、不動デー
タが出力に現われる。
フCA Sというように、順序を(財)いて2つのタロ
ツクを活性化する。前者を基準にセットアツプ時間及び
ホールド時間を見込んで行アドレス情報を、後者を基準
に同様にして列アドレス情報を同一ビンから時分割入力
し、その後にメモリ回路の内W5動作を経て、不動デー
タが出力に現われる。
RAMの性能を示す指標としてアクセスタイムがあるが
1行列遅延時間t RCDが太きいと有効データが出力
にあられれるまでの時間、すなわち、アクセスタイムも
長くなる。アクセスタイムが短い、すなわち、速いもの
ほど高性能なRAMといえる。高速になればなる11ど
クロックタイミングの制約がきびしくなる。例えば、行
列遅延時間t RCD 内に行アドレス情報と列アドレ
ス情報とを切りかえねばならないという状況が発生する
。
1行列遅延時間t RCDが太きいと有効データが出力
にあられれるまでの時間、すなわち、アクセスタイムも
長くなる。アクセスタイムが短い、すなわち、速いもの
ほど高性能なRAMといえる。高速になればなる11ど
クロックタイミングの制約がきびしくなる。例えば、行
列遅延時間t RCD 内に行アドレス情報と列アドレ
ス情報とを切りかえねばならないという状況が発生する
。
この種のRAMを使用してメモリシステムを構成する場
合、しばしば複数個のアドレス情報のスキュー(Ske
w)をいかに小さく抑えるかという問題にぶつかる場合
がある。アドレスのスキー−が大きいシステムでは、こ
の行列遅延時間tRcD′f。
合、しばしば複数個のアドレス情報のスキュー(Ske
w)をいかに小さく抑えるかという問題にぶつかる場合
がある。アドレスのスキー−が大きいシステムでは、こ
の行列遅延時間tRcD′f。
大きくとる必要があるが、逆に、これによう又アクセス
タイムを遅くしてしまうため、メモリシステムの性能は
低下してしまう。
タイムを遅くしてしまうため、メモリシステムの性能は
低下してしまう。
このため、より高速アクセス可能なページモードと呼ば
れる動作モードがある。ページモードは第2図に示すご
とく1行アドレスストローブRASをLowにしたまま
、列アドレスストローブCAS全トクリングし、且つ1
列アドレス情報のみをランダムに供給することにより、
最初のRAS/CASサイクルで選択されたワード線の
複数メモリセルを高速アクセスできるという公知の動作
モードである。しかしながら、該ページモードでは高々
150ナノセ力ンド前後のアクセスタイムしか得られな
いため、これよりも高速で動作する、例えば50ナノセ
力ンド前後のアクセスタイムが要求される映像データ処
理システム等のようなシステムではスピード不足である
。
れる動作モードがある。ページモードは第2図に示すご
とく1行アドレスストローブRASをLowにしたまま
、列アドレスストローブCAS全トクリングし、且つ1
列アドレス情報のみをランダムに供給することにより、
最初のRAS/CASサイクルで選択されたワード線の
複数メモリセルを高速アクセスできるという公知の動作
モードである。しかしながら、該ページモードでは高々
150ナノセ力ンド前後のアクセスタイムしか得られな
いため、これよりも高速で動作する、例えば50ナノセ
力ンド前後のアクセスタイムが要求される映像データ処
理システム等のようなシステムではスピード不足である
。
このため1列アドレスストローブCASのみはページモ
ードの動作をダイナミックからスタティックに変更し、
より速い動作を得ようとする提案がなされている。本提
案は第3図に示すように。
ードの動作をダイナミックからスタティックに変更し、
より速い動作を得ようとする提案がなされている。本提
案は第3図に示すように。
列アドレス系回路(斜線部)のうちのセンスアンプと入
出力データバスDおよびDとの間に、読出データを一時
蓄えるためのレジスタを装置し、これを列アドレス情報
に応答して、高速で選択するスタティック回路を導入し
ている。
出力データバスDおよびDとの間に、読出データを一時
蓄えるためのレジスタを装置し、これを列アドレス情報
に応答して、高速で選択するスタティック回路を導入し
ている。
該提案の列アドレス系回路の基本構成を第4図に示す。
1トランジスタ型ダイナミツクメモリとスタティックメ
モリの内部基本動作については公知であるので、詳細な
説明は省略する。ワード線による複数メモリセル(とも
に図示せず)の選択さらに該複数メモリセルからの読出
データのセンスアンプSAO、SAI・・・による増幅
後、各ディジット電位は記憶内容に対応してそれぞれ電
源レベルおよび接地レベルとなる。このディジット線デ
ータ保持信号RGLKよって、一時的にレジスタブロッ
クRGO、RGI・・・内へ待避させてしまうと、ダイ
ナミック論理系のディジット線とスタティック論理系の
レジスタブロックRGO、RGl・−・とが絶縁される
ので、これをスタティックデコーダ(図示せず)により
デコーダされた読出制御信号REYO、REYI−・・
に応答してアクセスすれば、従来のページモードよりも
高速にアクセス動作を行うことができる。
モリの内部基本動作については公知であるので、詳細な
説明は省略する。ワード線による複数メモリセル(とも
に図示せず)の選択さらに該複数メモリセルからの読出
データのセンスアンプSAO、SAI・・・による増幅
後、各ディジット電位は記憶内容に対応してそれぞれ電
源レベルおよび接地レベルとなる。このディジット線デ
ータ保持信号RGLKよって、一時的にレジスタブロッ
クRGO、RGI・・・内へ待避させてしまうと、ダイ
ナミック論理系のディジット線とスタティック論理系の
レジスタブロックRGO、RGl・−・とが絶縁される
ので、これをスタティックデコーダ(図示せず)により
デコーダされた読出制御信号REYO、REYI−・・
に応答してアクセスすれば、従来のページモードよりも
高速にアクセス動作を行うことができる。
しかし、このようなオープンディジット型のセンスアン
プSA0.8A1・・−を用いたメモリセルアレイでは
センスアンプSAO,S′A1・・・がディジット線の
ピッチに合うよう高密度に配置されているうえにレジス
タブロックRGO、RGI・・・を追加しなければなら
ないので1回路配置上の制約がさらに厳しくなり、ひい
てはチップサイズの拡大を招くという欠点が生じる。
プSA0.8A1・・−を用いたメモリセルアレイでは
センスアンプSAO,S′A1・・・がディジット線の
ピッチに合うよう高密度に配置されているうえにレジス
タブロックRGO、RGI・・・を追加しなければなら
ないので1回路配置上の制約がさらに厳しくなり、ひい
てはチップサイズの拡大を招くという欠点が生じる。
本発明の目的は、回路レイアウトの際に生ずる制約を緩
和し、かつ回路構成の簡素化を狙ったメモリ回路を提供
することにある。
和し、かつ回路構成の簡素化を狙ったメモリ回路を提供
することにある。
本発明の回路は複数ワード線のうちの1本の活性化に応
答してN個のメモリセルがN本のディジット線分介して
並行アクセスされる少なくとも1つのダイナミック型メ
モリセル群と、該メモリセル群からの読出データを増幅
するために前記デイクタ149に挿入接続された前記デ
ィジット線対応のセンスアンプと、該センスアンプの出
力を保持するための該センスアンプ対応のスタティック
型レジスタと、前記センスアンプの一方の出力に接続さ
れた前記ディジット線の遠端と該センスアンプ対応の前
記レジスタの入力との間に接続された前記センスアンプ
対応のレジストゲートと、前記1本のワード線の活性化
に応答して入力する前記N個のレジスタの出力のうちか
らアドレス信号に応答して1つを選択出力する前記レジ
ヌタ対応のスタティック型読出ゲートとを設け、前記セ
ンスアンプ出力を前記レジスタに保持した後は前記レジ
ストゲートを閉じるようにしたことを0徴とする。
答してN個のメモリセルがN本のディジット線分介して
並行アクセスされる少なくとも1つのダイナミック型メ
モリセル群と、該メモリセル群からの読出データを増幅
するために前記デイクタ149に挿入接続された前記デ
ィジット線対応のセンスアンプと、該センスアンプの出
力を保持するための該センスアンプ対応のスタティック
型レジスタと、前記センスアンプの一方の出力に接続さ
れた前記ディジット線の遠端と該センスアンプ対応の前
記レジスタの入力との間に接続された前記センスアンプ
対応のレジストゲートと、前記1本のワード線の活性化
に応答して入力する前記N個のレジスタの出力のうちか
らアドレス信号に応答して1つを選択出力する前記レジ
ヌタ対応のスタティック型読出ゲートとを設け、前記セ
ンスアンプ出力を前記レジスタに保持した後は前記レジ
ストゲートを閉じるようにしたことを0徴とする。
次に本発明について図面を参照して詳細に説、明する。
本発明の一実施例の基本構成を第5図に、該基本構成に
対する一回路例を第6図にそれぞれ示す。
対する一回路例を第6図にそれぞれ示す。
°第5図と第6図とを参照すると、本実施例は対をなす
ディジット線DLOと])LO,DLI!:DLI・・
・の間に挿入接続されたオープンティジット型のセンス
アンプSAO、SAI・・・と、スタティック型のレジ
スタブロックRGI O、RGI 1・・・と、レジス
トゲートGOO,GIO・・・と、喘jhユ ゛ ′
−、′− #対をなすスタティック型の訪5出ゲートGOIとGO
2,GllとG12・・・とを含んでいる。ダイナミッ
ク型メモリセル群のうちのメモリセルME00とMEO
Iのみが示され、他のメモリセルは多数のワード線とと
もに図示を省略されている。
ディジット線DLOと])LO,DLI!:DLI・・
・の間に挿入接続されたオープンティジット型のセンス
アンプSAO、SAI・・・と、スタティック型のレジ
スタブロックRGI O、RGI 1・・・と、レジス
トゲートGOO,GIO・・・と、喘jhユ ゛ ′
−、′− #対をなすスタティック型の訪5出ゲートGOIとGO
2,GllとG12・・・とを含んでいる。ダイナミッ
ク型メモリセル群のうちのメモリセルME00とMEO
Iのみが示され、他のメモリセルは多数のワード線とと
もに図示を省略されている。
第6図において、ワード線WLOとダイーワード腺1)
Y Rとが活性化されると、メモリセルME00とM
EOIとからの読出データはセンスアンプ5AIOと5
AIIとにより、増幅信号SEで増幅された後に、ディ
ジット線対DLO、DLOおよびDLIとDLIには記
憶内容に応答して電龜レベルと接地レベルとの情報が現
われる。なおディジット線DLO,DLI・・・はダミ
ーワード線D Y l(の活性化の直前に活性化される
プリチャージ信号D Hに応答して作動するリファレン
スセル1? S O、RS 1・・・を介して接地電位
J:りや\高い電位にプリチャージされる。
Y Rとが活性化されると、メモリセルME00とM
EOIとからの読出データはセンスアンプ5AIOと5
AIIとにより、増幅信号SEで増幅された後に、ディ
ジット線対DLO、DLOおよびDLIとDLIには記
憶内容に応答して電龜レベルと接地レベルとの情報が現
われる。なおディジット線DLO,DLI・・・はダミ
ーワード線D Y l(の活性化の直前に活性化される
プリチャージ信号D Hに応答して作動するリファレン
スセル1? S O、RS 1・・・を介して接地電位
J:りや\高い電位にプリチャージされる。
そのディジット線対DLO、DLOおよびDLl 、D
L171:の情報がいずれか片方のディジット線から、
データ保持信号RG、Lの上昇によってレジスタブロッ
クRGIOとRGIIとに伝達される。その後に、レジ
スタ活性化信号RGEが上昇し、レジスタブロックRG
I OとRGI 1とが活性化される。
L171:の情報がいずれか片方のディジット線から、
データ保持信号RG、Lの上昇によってレジスタブロッ
クRGIOとRGIIとに伝達される。その後に、レジ
スタ活性化信号RGEが上昇し、レジスタブロックRG
I OとRGI 1とが活性化される。
メモリセルMEOOとMEIIと記憶内容それぞれがセ
ンスアンプ5AIOおよびSAI、1によって増幅され
、例えばディジット線DLOが電源電位(以後High
レベルと称する)、デイクタIIDLOが接地電位(以
後I、owレベルと称する)である場合、レジスタブロ
ックRGIOの接点N1とN2トハ予めl(ighレベ
ルに充電されているが、接点N□の電荷はレジストゲー
トG00とトランジスタQ、と全通じて引き抜かれ、接
点N□はHighレベル、接点N2はLOWレベルとな
り、レジスタブロックRGIO内の情報は10”に決ま
る。
ンスアンプ5AIOおよびSAI、1によって増幅され
、例えばディジット線DLOが電源電位(以後High
レベルと称する)、デイクタIIDLOが接地電位(以
後I、owレベルと称する)である場合、レジスタブロ
ックRGIOの接点N1とN2トハ予めl(ighレベ
ルに充電されているが、接点N□の電荷はレジストゲー
トG00とトランジスタQ、と全通じて引き抜かれ、接
点N□はHighレベル、接点N2はLOWレベルとな
り、レジスタブロックRGIO内の情報は10”に決ま
る。
また、ティジット線DLOがLOWレベル、ディジット
線DLOが)(ighレベルの場合は、接点N1の容量
を接点N2の容量より大きくすることで容量のアンバラ
ンスを持たせ、接点N1はLOWレベル、 接点N、U
highレベルとなり、レジスタブロックRGIO内の
情報は11“に決まる。
線DLOが)(ighレベルの場合は、接点N1の容量
を接点N2の容量より大きくすることで容量のアンバラ
ンスを持たせ、接点N1はLOWレベル、 接点N、U
highレベルとなり、レジスタブロックRGIO内の
情報は11“に決まる。
レジスタブロックRGI O、RGI 1・・・内の情
報が決定した後に、データ保持信号RGLは下降し、デ
ィジット線DLO,DLI・・・とレジスタブロックR
GI O、RGI 1・・・とは絶縁される。そして、
外部アドレス入力情報に応答して、読出制御信号REY
Oが上昇し、読出データバスDO。
報が決定した後に、データ保持信号RGLは下降し、デ
ィジット線DLO,DLI・・・とレジスタブロックR
GI O、RGI 1・・・とは絶縁される。そして、
外部アドレス入力情報に応答して、読出制御信号REY
Oが上昇し、読出データバスDO。
DOの電位はそれぞれトランジスタQa 、Qs 、Q
3と読出ゲートGOIおよびトランジスタQ %1 Q
2+Q3と読出ゲートG02のレシオで決まる値に決定
する。その差電位は数100mV となり、直ちに読出
データバスDO、Doに追加された差動アンプが高速で
動作する。
3と読出ゲートGOIおよびトランジスタQ %1 Q
2+Q3と読出ゲートG02のレシオで決まる値に決定
する。その差電位は数100mV となり、直ちに読出
データバスDO、Doに追加された差動アンプが高速で
動作する。
以上の読出モード時における動作波形図を第8図に示す
。
。
このように、センスアンプ情報をスタティック型のレジ
スタブロックRGI O、RGI 1・・・に待避させ
るのに、ディジット線灯のいずれか片方からと9込めは
よいので、オープンディジット型のセンスアンプSAD
、0 、SAD、1・・・を用いた場合。
スタブロックRGI O、RGI 1・・・に待避させ
るのに、ディジット線灯のいずれか片方からと9込めは
よいので、オープンディジット型のセンスアンプSAD
、0 、SAD、1・・・を用いた場合。
レジスタブロックRG]、O,RGII・・・をディジ
ット線の一端にレイアウトでる焙克、チップサイズが増
加することを防ぐことができ、その効果は極めて太きい
。
ット線の一端にレイアウトでる焙克、チップサイズが増
加することを防ぐことができ、その効果は極めて太きい
。
第5図に示した本発明の基本構成に対する他の実施例を
第7図に示す。
第7図に示す。
本実施例は、レジスタブロックRG10 、RGll・
・・の情報を、レジスタブロックRGIO,RGllの
節点N、、N、から、読み出すのではなく、節点N2か
ら%読出制御信号REYO,REY1・・・に応答して
読出データバスDOへ伝達しているので、読出データバ
スの占める面積を第6図に示した実施例の半分に削減す
ることができる点を特長とする。しかも、読出データバ
スに現われた信号は、基準電圧(リードバス上に現われ
る物理的11”と′0”の中間のレベルに設足される)
vRef との差電位を増幅する差動アンプによV、高
速に読み出される。
・・の情報を、レジスタブロックRGIO,RGllの
節点N、、N、から、読み出すのではなく、節点N2か
ら%読出制御信号REYO,REY1・・・に応答して
読出データバスDOへ伝達しているので、読出データバ
スの占める面積を第6図に示した実施例の半分に削減す
ることができる点を特長とする。しかも、読出データバ
スに現われた信号は、基準電圧(リードバス上に現われ
る物理的11”と′0”の中間のレベルに設足される)
vRef との差電位を増幅する差動アンプによV、高
速に読み出される。
以上のように、本発明によると、大容量性ケ有するダイ
ナミックMO8RAMと高速性を有するスタティックM
O8RAMとの両特長を兼ね備えたRAMにおいて、こ
れを実現するインターフェース赴レイアウトに影Vf:
与えることなく、容易にレイアウトが行なえ、しかも従
来よりも高速にアクセスできるRAMを実現することが
できる。
ナミックMO8RAMと高速性を有するスタティックM
O8RAMとの両特長を兼ね備えたRAMにおいて、こ
れを実現するインターフェース赴レイアウトに影Vf:
与えることなく、容易にレイアウトが行なえ、しかも従
来よりも高速にアクセスできるRAMを実現することが
できる。
第1図と第2図とは従来のダイナミックRAMの動作タ
イミング%第3図は従来のRAMのブロック図、融′也
4図はCC来のメモリ回路%第5図と第6図とは本発明
の一実;、、11例、第7図は本発明の他の実施例およ
び第8図はこれらの実施例に対する動作波形をそれぞれ
示す。 SAO、SAI 、SAI O、SAI 1・・・・・
・セン・・・・・・ディジッ)iiLDrN ・・・・
・・データ人力螺子、DouT・・・・・・データ出力
端子、 D、D・・・・・・入出力データパス、DI、
DI・・・・・・デ;ヲ書込データバス、DO、DO・
・・・・・訟、出データバス%RGL・・・・・・デー
タ保持信号、RGE・・・・・・レジスタ活性化信号。 WEYO,WEYI・・・・・・書込制御信号、REY
U。 l(、EYl・・・・・・読出制御信号、MEOO,M
EOl、・・・・・メモリセル、几So 、)isl・
川・・リファレンスセル、DB・・・・・・プリチャー
ジ信号、SB・・・・・・増幅信号、′VvLO・・・
・・・ワード線、DYR・・・・・・ダミーワード線、
GOO,GIQ・・印・レジストゲート、GO1、GO
2、Gl l 、Gl 2・・・・・・読出ゲート、G
IQ2. Q3. Q4. Q5 ・・・・・・トラン
ジスタ、N1. N2・・・・・・節点。 代理人 弁理士 内 原 晋l゛1
イミング%第3図は従来のRAMのブロック図、融′也
4図はCC来のメモリ回路%第5図と第6図とは本発明
の一実;、、11例、第7図は本発明の他の実施例およ
び第8図はこれらの実施例に対する動作波形をそれぞれ
示す。 SAO、SAI 、SAI O、SAI 1・・・・・
・セン・・・・・・ディジッ)iiLDrN ・・・・
・・データ人力螺子、DouT・・・・・・データ出力
端子、 D、D・・・・・・入出力データパス、DI、
DI・・・・・・デ;ヲ書込データバス、DO、DO・
・・・・・訟、出データバス%RGL・・・・・・デー
タ保持信号、RGE・・・・・・レジスタ活性化信号。 WEYO,WEYI・・・・・・書込制御信号、REY
U。 l(、EYl・・・・・・読出制御信号、MEOO,M
EOl、・・・・・メモリセル、几So 、)isl・
川・・リファレンスセル、DB・・・・・・プリチャー
ジ信号、SB・・・・・・増幅信号、′VvLO・・・
・・・ワード線、DYR・・・・・・ダミーワード線、
GOO,GIQ・・印・レジストゲート、GO1、GO
2、Gl l 、Gl 2・・・・・・読出ゲート、G
IQ2. Q3. Q4. Q5 ・・・・・・トラン
ジスタ、N1. N2・・・・・・節点。 代理人 弁理士 内 原 晋l゛1
Claims (1)
- 複数ワード線のうちの1本の活性化に応答してN個のメ
モリセルがN本のディジット線を介して並行アクセスさ
れる少なくとも1つのダイナぐツク型メモリセル群と、
該メモリセル群からの読出データを増幅するために前記
ディジット線に挿入接続された前記ディジット線対応の
センスアンプと、該センスアンプの出力を保持するため
の該センスアンプ対応のスタティック型レジスタと、前
記センスアンプの一方の出力に接続された前記ディジッ
144の遠端′と該センスアンプ対応の前記レジスタの
入力との間に接続された前記センスアンプ対応のレジス
トゲートと、前記1本のワード線の活性化に応答して入
力す木前記N個のレジスタの出力のうちからアドレス信
号に応答して1つを選択出力する前記レジスタ対応のス
タティック型読出ゲートとを設け、前記センスアンプ出
力を前記レジスタに保持した後は前記レジストゲートを
閉じるようにしたことを特徴とするメモリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58132303A JPS6025098A (ja) | 1983-07-20 | 1983-07-20 | メモリ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58132303A JPS6025098A (ja) | 1983-07-20 | 1983-07-20 | メモリ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6025098A true JPS6025098A (ja) | 1985-02-07 |
JPH0230115B2 JPH0230115B2 (ja) | 1990-07-04 |
Family
ID=15078140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58132303A Granted JPS6025098A (ja) | 1983-07-20 | 1983-07-20 | メモリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6025098A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61229298A (ja) * | 1985-04-03 | 1986-10-13 | Hitachi Ltd | 半導体記憶素子 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4106109A (en) * | 1977-02-01 | 1978-08-08 | Ncr Corporation | Random access memory system providing high-speed digital data output |
JPS5698785A (en) * | 1979-11-23 | 1981-08-08 | Texas Instruments Inc | Semiconductor memory device |
-
1983
- 1983-07-20 JP JP58132303A patent/JPS6025098A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4106109A (en) * | 1977-02-01 | 1978-08-08 | Ncr Corporation | Random access memory system providing high-speed digital data output |
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JPS61229298A (ja) * | 1985-04-03 | 1986-10-13 | Hitachi Ltd | 半導体記憶素子 |
Also Published As
Publication number | Publication date |
---|---|
JPH0230115B2 (ja) | 1990-07-04 |
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