JPS6140035A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6140035A JPS6140035A JP59161912A JP16191284A JPS6140035A JP S6140035 A JPS6140035 A JP S6140035A JP 59161912 A JP59161912 A JP 59161912A JP 16191284 A JP16191284 A JP 16191284A JP S6140035 A JPS6140035 A JP S6140035A
- Authority
- JP
- Japan
- Prior art keywords
- ions
- silicon glass
- glass film
- phosphorus silicon
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C23/00—Other surface treatment of glass not in the form of fibres or filaments
- C03C23/0005—Other surface treatment of glass not in the form of fibres or filaments by irradiation
- C03C23/0055—Other surface treatment of glass not in the form of fibres or filaments by irradiation by ion implantation
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C15/00—Surface treatment of glass, not in the form of fibres or filaments, by etching
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C8/00—Enamels; Glazes; Fusion seal compositions being frit compositions having non-frit additions
- C03C8/02—Frit compositions, i.e. in a powdered or comminuted form
- C03C8/08—Frit compositions, i.e. in a powdered or comminuted form containing phosphorus
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C2218/00—Methods for coating glass
- C03C2218/30—Aspects of methods for coating glass not covered above
- C03C2218/34—Masking
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
Landscapes
- Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Geochemistry & Mineralogy (AREA)
- Life Sciences & Earth Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Organic Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Plasma & Fusion (AREA)
- Physics & Mathematics (AREA)
- Weting (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野） 。
本発明はＬＳＩなどの半導体装置を製造するウェハプロ
セスに関し、特に眉間絶縁膜やパッシベーションとして
リンシリコンガラス（ＰＳＧ）膜を使用した半導体装置
のウェハプロセスに関する。
セスに関し、特に眉間絶縁膜やパッシベーションとして
リンシリコンガラス（ＰＳＧ）膜を使用した半導体装置
のウェハプロセスに関する。
（従来技術）
リンシリコンガラス膜を有する半導体装置のウェハプロ
セスにはコンタクトホール、層間の導通コンタクト孔（
Ｖｉａ Ｈｏ１ｅ） 、ポンディングパッドなどの形成
工程や１段差を吸収するための平坦化工程″ｔｈ＜含＊
ｈｒｂ゛６・１゜ リンシリコンガラス膜はフッ酸（ＨＦ）に対するエッチ
レートが大きいが、リンシリコンガラスの成分に更にボ
ロンを含有させてＣＶＤ （Ｃｈｅ −ｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成したボロン
リンシリコンガラス（Ｂ Ｐ Ｓ Ｇ）膜はリンシリコ
ンガラス膜に比べてフッ酸に対するエッチレートが小さ
くなることが知られている。 ゛しかじ
、ＣＶＤ法で形諷され元ボロンリンシリコンガラス膜は
膜全体にボロンが均一に含有されているため、ボロンを
含有することに起因するエッチレートの低下現象をリン
シリコンガラス膜の何らかの加工に利用することはでき
ないし、またそのような加工に関する試みもなされてい
ない。
セスにはコンタクトホール、層間の導通コンタクト孔（
Ｖｉａ Ｈｏ１ｅ） 、ポンディングパッドなどの形成
工程や１段差を吸収するための平坦化工程″ｔｈ＜含＊
ｈｒｂ゛６・１゜ リンシリコンガラス膜はフッ酸（ＨＦ）に対するエッチ
レートが大きいが、リンシリコンガラスの成分に更にボ
ロンを含有させてＣＶＤ （Ｃｈｅ −ｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成したボロン
リンシリコンガラス（Ｂ Ｐ Ｓ Ｇ）膜はリンシリコ
ンガラス膜に比べてフッ酸に対するエッチレートが小さ
くなることが知られている。 ゛しかじ
、ＣＶＤ法で形諷され元ボロンリンシリコンガラス膜は
膜全体にボロンが均一に含有されているため、ボロンを
含有することに起因するエッチレートの低下現象をリン
シリコンガラス膜の何らかの加工に利用することはでき
ないし、またそのような加工に関する試みもなされてい
ない。
（目的）
本発明はリンシリコンガラス膜にボロンを含有させると
エッチレートが低下する現象を利用して、リンシリコン
ガラス膜にコンタクトホール等の孔の形成や平坦化工程
を行なうことを目的とするものである。
エッチレートが低下する現象を利用して、リンシリコン
ガラス膜にコンタクトホール等の孔の形成や平坦化工程
を行なうことを目的とするものである。
（構成）
本発明のウェハプロセスでは、リンシリコンガラス膜に
選択的にボロンイオンを注入した後、ボロンイオンが注
入された領域と注入されなかったっ＊ ｋ （７）ｊ−
ｙ ｆに１１、□、１お。１．ッッリコンガラス層をエ
ツチングによりパターン化する工程を含んでいる。
選択的にボロンイオンを注入した後、ボロンイオンが注
入された領域と注入されなかったっ＊ ｋ （７）ｊ−
ｙ ｆに１１、□、１お。１．ッッリコンガラス層をエ
ツチングによりパターン化する工程を含んでいる。
イオン注入法によりリンシリコンガラス膜に選択的にボ
ロンイオンを注入することにより、後のエツチング工程
ではボロンが注入されなかった領域でエツチングが速く
進行するが、ボロンが注入された領域ではエツチングが
抑制される。本発明はこのエッチレートの差をリンシリ
コンガラス膜の種々の加工に利用するものである。
ロンイオンを注入することにより、後のエツチング工程
ではボロンが注入されなかった領域でエツチングが速く
進行するが、ボロンが注入された領域ではエツチングが
抑制される。本発明はこのエッチレートの差をリンシリ
コンガラス膜の種々の加工に利用するものである。
以下、実施例により本発明を具体的に説明する。
（実施例１）
第１の実施例は本発明方法をリンシリコンガラス膜のコ
ンタクトホール等の孔の形成に適用したものである。
ンタクトホール等の孔の形成に適用したものである。
従来は、リンシリコンガラス膜にコンタクトホール等の
孔を形成する場合、□リンシリコンガラス膜上にレジス
トパターンを形成し、そのレジストパターンをマスクと
してエツチングを行なう。そのとき形成される孔の断面
は、第４図に示されるよ□うに外側へふくらんだ形状に
なる。同図で、２はシリコン基板又はポリシリボン層、
４は熱酸化膜。
孔を形成する場合、□リンシリコンガラス膜上にレジス
トパターンを形成し、そのレジストパターンをマスクと
してエツチングを行なう。そのとき形成される孔の断面
は、第４図に示されるよ□うに外側へふくらんだ形状に
なる。同図で、２はシリコン基板又はポリシリボン層、
４は熱酸化膜。
６はリンシリコンガラス膜、８はレジスト、１０は形成
された孔である。このようなコンタクトホール等の孔１
０には、レジスト８が除去された後、導電膜が形成され
るが、この孔１０のエツジ部ａが急便であるためこのエ
ツジ部ａで導電膜が断線するという問題がある。
された孔である。このようなコンタクトホール等の孔１
０には、レジスト８が除去された後、導電膜が形成され
るが、この孔１０のエツジ部ａが急便であるためこのエ
ツジ部ａで導電膜が断線するという問題がある。
第１図はこの問題を解決するために本発明を適用した例
を表わしている。なお、全回を通じて同−又は同等な部
分には同一記号を付す。 ゛第１図（Ａ）は、不純物
拡散によりソース領域及びドレイン領域が形成されてお
り、シリコン基板又はポリシリコン層２の上の熱酸化膜
４上に常圧ＣＶＤ法により形成された例えばリン濃度８
モル％のリンシリコンガラス膜６にボロンイオン（Ｂ４
）がイオン注入されている状態を示している。記号１２
で示される多数の点は注入されたボロンイオンである。
を表わしている。なお、全回を通じて同−又は同等な部
分には同一記号を付す。 ゛第１図（Ａ）は、不純物
拡散によりソース領域及びドレイン領域が形成されてお
り、シリコン基板又はポリシリコン層２の上の熱酸化膜
４上に常圧ＣＶＤ法により形成された例えばリン濃度８
モル％のリンシリコンガラス膜６にボロンイオン（Ｂ４
）がイオン注入されている状態を示している。記号１２
で示される多数の点は注入されたボロンイオンである。
ここで、リンシリコンガラス膜６に注入されたボロンイ
オンの分布が、例えば記号１４で示されるようにリンシ
リコンガラス膜６の膜厚方向Ｘに対して下方で濃く、上
方で淡くなるようにイオン注入条件を設定する。この条
件は例えばエネルギーが２００ＫｅＶ以上、ドーズ量が
ｌＸｌ０１フイオン／ ｃ ｍ ”以上である。
オンの分布が、例えば記号１４で示されるようにリンシ
リコンガラス膜６の膜厚方向Ｘに対して下方で濃く、上
方で淡くなるようにイオン注入条件を設定する。この条
件は例えばエネルギーが２００ＫｅＶ以上、ドーズ量が
ｌＸｌ０１フイオン／ ｃ ｍ ”以上である。
次に、例えばＨ２／ ０２雰囲気中で９００〜ｔｏｏｏ
”ｃで熱処理してリンシリコンガラス膜゛６をフローさ
せて段差を減少させた後、同図（Ｂ）に糸されるように
リンシリコンガラス膜６上にコンタクトホール等のため
のレジストパターン８を形成し、このレジストパターン
８をマスクとして例えば１５：ＩＢＨＦ液（緩衝フッ酸
溶液）によりリンシリコンガラス膜６のエツチングを行
なう。
”ｃで熱処理してリンシリコンガラス膜゛６をフローさ
せて段差を減少させた後、同図（Ｂ）に糸されるように
リンシリコンガラス膜６上にコンタクトホール等のため
のレジストパターン８を形成し、このレジストパターン
８をマスクとして例えば１５：ＩＢＨＦ液（緩衝フッ酸
溶液）によりリンシリコンガラス膜６のエツチングを行
なう。
１５：ＩＢＨＦ液に対するエッチレートは、ボロンを含
有しないリンシリコンガラス膜では１３１０Ａ／分であ
るのに対して、ボロンを１×１０１フイオン／ｃｍ”注
入したリンシリコンガラス膜（ボロンリンシリコンガラ
ス膜となっていると考えられる）では５７０Ａ／分であ
り、ｌ／２以下に低下する。なお、比較のためにこのエ
ツチング条件での熱酸化膜（ＳｉＯ２）のエッチレート
を示すと、４００人／分であった。
有しないリンシリコンガラス膜では１３１０Ａ／分であ
るのに対して、ボロンを１×１０１フイオン／ｃｍ”注
入したリンシリコンガラス膜（ボロンリンシリコンガラ
ス膜となっていると考えられる）では５７０Ａ／分であ
り、ｌ／２以下に低下する。なお、比較のためにこのエ
ツチング条件での熱酸化膜（ＳｉＯ２）のエッチレート
を示すと、４００人／分であった。
第１図の場合にはボロンイオン濃度は同図（Ａ）の記号
１４で示されるように膜厚方向に分布しているので、リ
ンシリコンガラス膜６のエッチレートはエツチングが膜
厚方向に進向するにつれて低下して行くため、そのエツ
チングにより形成された孔の断面形状は第１図（Ｃ）に
記号１６で示される如く、内側に絞られた形状となる。
１４で示されるように膜厚方向に分布しているので、リ
ンシリコンガラス膜６のエッチレートはエツチングが膜
厚方向に進向するにつれて低下して行くため、そのエツ
チングにより形成された孔の断面形状は第１図（Ｃ）に
記号１６で示される如く、内側に絞られた形状となる。
この孔１６のエツジ部すは緩やかに変化しているため、
このエツジ部す上に形成される導電層が断線する問題は
生じない。
このエツジ部す上に形成される導電層が断線する問題は
生じない。
（実施例２）
第２の実施例は、本発明をコンタクトホール等の孔を形
成するために適用した他の例である。
成するために適用した他の例である。
第２図（Ａ）では第１図（Ａ）と同様にシリコン基板又
はポリシリコン層２上に熱酸化膜４及びリンシリコンガ
ラス膜６が形成されている。そしてリンシリコンガラス
膜６の上にはコンタクトホール等の孔の開口予定部にレ
ジストパターン１８が形成されており、このレジストパ
ターン１８をマスクとしてボロンイオン（Ｂ＋）注入さ
れている。
はポリシリコン層２上に熱酸化膜４及びリンシリコンガ
ラス膜６が形成されている。そしてリンシリコンガラス
膜６の上にはコンタクトホール等の孔の開口予定部にレ
ジストパターン１８が形成されており、このレジストパ
ターン１８をマスクとしてボロンイオン（Ｂ＋）注入さ
れている。
この注入条件は、例えばエネルギーが５０ＫｅＶ程度、
ドーズ量がｌＸｌ０”イオン／ ｃ ｍ ”以上である
。
ドーズ量がｌＸｌ０”イオン／ ｃ ｍ ”以上である
。
このボロンイオン注入により、リンシリコンガラス膜６
のうちレジストパターン１８によりマスクされなかった
領域はボロンイオンが注入されてフッ酸に対するエッチ
レートが低下する。
のうちレジストパターン１８によりマスクされなかった
領域はボロンイオンが注入されてフッ酸に対するエッチ
レートが低下する。
そのため、レジスト１８を除去し、９００沁えば１５：
ＩＢＨＦ４．ｆより全面エツチングを行なかと、第２図
ＣＢ）に県されるようにボロンイオンして、コンタクト
ホール等の孔２０が形成される。
ＩＢＨＦ４．ｆより全面エツチングを行なかと、第２図
ＣＢ）に県されるようにボロンイオンして、コンタクト
ホール等の孔２０が形成される。
（実施例３）
特に二層ポリシリコン構造や二層メタル構造を問題にな
っており、従来は、この段差をリンシリコンガラス膜で
減少させるために高温（例えば９００〜１０００”Ｃ）
でフローさせることが行なわれている。しかし、フロ一
工程だけでは段差筒３の実施例は本発明を段差゛を減少
させる平坦化工程に適用したものである６ にポリシリコン層を形成・し、記号２２．で示されるよ
うにノセターン化した後、セルファウィン的にソース領
域及びドレイン領域を形成し、常圧ＣＶＤ法により例え
ばリン濃度８汚ル多のリンシリコンガラス膜６を形成し
、そ→リンシリコンガラス膜６の***部２４上にレジス
トパターン２６を形成し、このレジストパターン２６を
マスクとしてリンシリコンガラス膜６にボロンイオンを
注入しているレリコンガラス膜６の ***部２４のサイズはポリシリコンパターン２２に対し
て１μｍ程度太き目になる。したがって、レジストパタ
ーン２！３を形成する際のマスクは、ポリシリコンパタ
ーン２２に対し１μｍ程度オーバーサイズしたパターン
ｉ有するマスクを使用すればよい。
っており、従来は、この段差をリンシリコンガラス膜で
減少させるために高温（例えば９００〜１０００”Ｃ）
でフローさせることが行なわれている。しかし、フロ一
工程だけでは段差筒３の実施例は本発明を段差゛を減少
させる平坦化工程に適用したものである６ にポリシリコン層を形成・し、記号２２．で示されるよ
うにノセターン化した後、セルファウィン的にソース領
域及びドレイン領域を形成し、常圧ＣＶＤ法により例え
ばリン濃度８汚ル多のリンシリコンガラス膜６を形成し
、そ→リンシリコンガラス膜６の***部２４上にレジス
トパターン２６を形成し、このレジストパターン２６を
マスクとしてリンシリコンガラス膜６にボロンイオンを
注入しているレリコンガラス膜６の ***部２４のサイズはポリシリコンパターン２２に対し
て１μｍ程度太き目になる。したがって、レジストパタ
ーン２！３を形成する際のマスクは、ポリシリコンパタ
ーン２２に対し１μｍ程度オーバーサイズしたパターン
ｉ有するマスクを使用すればよい。
次に、レジストパターン２６を除去し、９００〜１００
０’Ｃの熱処理でリンシリコンガラス膜６をフローさせ
た後、例えば１５：ＩＢＨＦ液により約５分開会面エツ
チングを行なう。リンシリコンガラス膜６ではボロンイ
オンが注入されなかった***部２４のエッチレートが大
きく、ボロンイオンが注入された領域のエッチレートが
小さいため、このエッチバック工程により第３図（Ｂ）
に示されるように平坦化されたリンシリコンガラス膜２
８が得られる。
０’Ｃの熱処理でリンシリコンガラス膜６をフローさせ
た後、例えば１５：ＩＢＨＦ液により約５分開会面エツ
チングを行なう。リンシリコンガラス膜６ではボロンイ
オンが注入されなかった***部２４のエッチレートが大
きく、ボロンイオンが注入された領域のエッチレートが
小さいため、このエッチバック工程により第３図（Ｂ）
に示されるように平坦化されたリンシリコンガラス膜２
８が得られる。
その平坦化されたリンシリコンガラス膜２８上に更にＣ
ＶＤ法によりＳｉＯ２膜３ｏを形成しく同図（Ｃ））
、その後、通常の方法によりコンタクトホールの形成や
メタル層のパターン化を行なえば段差による断線などの
ない半導体装置が得られる。
ＶＤ法によりＳｉＯ２膜３ｏを形成しく同図（Ｃ））
、その後、通常の方法によりコンタクトホールの形成や
メタル層のパターン化を行なえば段差による断線などの
ない半導体装置が得られる。
なお、第３図は説明を簡略化するために単層のポリシリ
コン層のものを例示しているが、多層ポリシリコン構造
のものや多層メタル構造のものの方が段差が大きく、し
たがって本実施例を用いる利益がより大きくなることは
明らかである。
コン層のものを例示しているが、多層ポリシリコン構造
のものや多層メタル構造のものの方が段差が大きく、し
たがって本実施例を用いる利益がより大きくなることは
明らかである。
（効果）
本発明によれば、リンシリコンガラス膜にボロンイオン
を選択的に注入することにより、好ましい断面形状のコ
ンタクトホール等の孔を開けたり、平坦化させることが
できるなどの効果がある。
を選択的に注入することにより、好ましい断面形状のコ
ンタクトホール等の孔を開けたり、平坦化させることが
できるなどの効果がある。
第１図（Ａ）ないし同図・（Ｃ）は第１の実施例の工程
を示す断面図、第２図（Ａ）及び同図（Ｂ）は第２の実
施例の工程を示す断面図、第３図（Ａ）ないし同図（Ｃ
）は第３の実施例の工程を示す断面図、第４図は従来方
法により形成されたコンタクトホールの形状を示す断面
図である。 ６・・・・・・リンシリコンガラス膜、 １２・・・
・・・注入されたボロンイオン、 １４・・・・・・
ボロンイオン分布、１６．２０・・・・・・コンタクト
ホール等の孔、２４・・・・・・リンシリコンガラス膜
の***部、２６・・・・・・レジストパターン、 ２８
・・・・・・平坦化されたリンシリコンガラス膜。
を示す断面図、第２図（Ａ）及び同図（Ｂ）は第２の実
施例の工程を示す断面図、第３図（Ａ）ないし同図（Ｃ
）は第３の実施例の工程を示す断面図、第４図は従来方
法により形成されたコンタクトホールの形状を示す断面
図である。 ６・・・・・・リンシリコンガラス膜、 １２・・・
・・・注入されたボロンイオン、 １４・・・・・・
ボロンイオン分布、１６．２０・・・・・・コンタクト
ホール等の孔、２４・・・・・・リンシリコンガラス膜
の***部、２６・・・・・・レジストパターン、 ２８
・・・・・・平坦化されたリンシリコンガラス膜。
Claims (4)
- （１）ウェハプロセスで形成されるリンシリコンガラス
膜に選択的にボロンイオンを注入した後、ボロンイオン
が注入された領域と注入されなかった領域とのエッチレ
ートの差を利用して該リンシリコンガラス層をエッチン
グによりパターン化する工程を含むことを特徴とする半
導体装置の製造方法。 - （２）リンシリコンガラス膜に注入されたボロンイオン
が該リンシリコンガラス膜の膜厚方向に対して下方で濃
く上方で淡い分布をもつようにボロンイオンを注入した
後、該リンシリコンガラス膜上にレジストパターンを形
成し、該レジストパターンをマスクとしてそのリンシリ
コンガラス膜をエッチングしてコンタクトホール等の孔
を形成する特許請求の範囲第１項に記載の半導体装置の
製造方法。 - （３）リンシリコンガラス膜上にコンタクトホール等の
開口予定部を被うレジストパターンを形成し、該レジス
トパターンをマスクとしてリンシリコンガラス膜にボロ
ンイオンを注入し、前記レジストを除去した後、全面エ
ッチングを行なってコンタクトホール等を形成する特許
請求の範囲第１項に記載の半導体装置の製造方法。 - （４）凹凸のある表面に形成されたリンシリコンガラス
膜上に、その凸部を被うレジストパターンを形成し、該
レジストパターンをマスクとしてリンシリコンガラス膜
にボロンイオンを注入し、前記レジストを除去した後、
全面エッチングを行なって前記リンシリコンガラス膜を
平坦化する特許請求の範囲第１項に記載の半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59161912A JPH0722145B2 (ja) | 1984-07-31 | 1984-07-31 | 半導体装置の製造方法 |
| US06/760,135 US4634494A (en) | 1984-07-31 | 1985-07-29 | Etching of a phosphosilicate glass film selectively implanted with boron |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59161912A JPH0722145B2 (ja) | 1984-07-31 | 1984-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6140035A true JPS6140035A (ja) | 1986-02-26 |
| JPH0722145B2 JPH0722145B2 (ja) | 1995-03-08 |
Family
ID=15744379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59161912A Expired - Lifetime JPH0722145B2 (ja) | 1984-07-31 | 1984-07-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4634494A (ja) |
| JP (1) | JPH0722145B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328039A (ja) * | 1986-07-22 | 1988-02-05 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
| US8508628B2 (en) | 2009-10-19 | 2013-08-13 | Kabushiki Kaisha Toshiba | Solid-state image sensing device and method of manufacturing the same |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4807016A (en) * | 1985-07-15 | 1989-02-21 | Texas Instruments Incorporated | Dry etch of phosphosilicate glass with selectivity to undoped oxide |
| US4721548A (en) * | 1987-05-13 | 1988-01-26 | Intel Corporation | Semiconductor planarization process |
| US4818335A (en) * | 1988-05-13 | 1989-04-04 | The United States Of America As Represented By The Director Of The National Security Agency | Tapered wet etching of contacts using a trilayer silox structure |
| US4978418A (en) * | 1988-08-18 | 1990-12-18 | The United States Of America As Represented By The United States Department Of Energy | Controlled ion implant damage profile for etching |
| US5136344A (en) * | 1988-11-02 | 1992-08-04 | Universal Energy Systems, Inc. | High energy ion implanted silicon on insulator structure |
| US5627750A (en) * | 1993-12-29 | 1997-05-06 | Toyota Jidosha Kabushiki Kaisha | Clutch slip control device and method of manufacturing the same, clutch slip control method, and vehicle control device |
| US5444007A (en) * | 1994-08-03 | 1995-08-22 | Kabushiki Kaisha Toshiba | Formation of trenches having different profiles |
| US5413953A (en) * | 1994-09-30 | 1995-05-09 | United Microelectronics Corporation | Method for planarizing an insulator on a semiconductor substrate using ion implantation |
| JP2844051B2 (ja) * | 1994-10-31 | 1999-01-06 | セイコーインスツルメンツ株式会社 | サーマルヘッド |
| KR0159409B1 (ko) * | 1995-09-30 | 1999-02-01 | 배순훈 | 평탄화 방법 |
| JPH10270555A (ja) | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6326300B1 (en) | 1998-09-21 | 2001-12-04 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method |
| US6287961B1 (en) | 1999-01-04 | 2001-09-11 | Taiwan Semiconductor Manufacturing Company | Dual damascene patterned conductor layer formation method without etch stop layer |
| US6475841B1 (en) * | 2000-06-02 | 2002-11-05 | Motorola, Inc. | Transistor with shaped gate electrode and method therefor |
| KR100604555B1 (ko) * | 2001-06-21 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| US6989318B2 (en) * | 2003-10-22 | 2006-01-24 | International Business Machines Corporation | Method for reducing shallow trench isolation consumption in semiconductor devices |
| US6835631B1 (en) | 2003-11-20 | 2004-12-28 | Chartered Semiconductor Manufacturing Ltd | Method to enhance inductor Q factor by forming air gaps below inductors |
| US7338857B2 (en) * | 2004-10-14 | 2008-03-04 | Ovonyx, Inc. | Increasing adherence of dielectrics to phase change materials |
| CN102479680A (zh) * | 2010-11-29 | 2012-05-30 | 中国科学院微电子研究所 | 半导体器件的制造方法 |
| US9859402B2 (en) | 2015-03-16 | 2018-01-02 | United Microelectronics Corp. | Method of using an ion implantation process to prevent a shorting issue of a semiconductor device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3560280A (en) * | 1965-11-17 | 1971-02-02 | Hitachi Ltd | Method of selective removal of oxide coatings in the manufacture of semiconductor devices |
| JPS56148868A (en) * | 1980-04-18 | 1981-11-18 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS58131A (ja) * | 1981-06-24 | 1983-01-05 | Mitsubishi Electric Corp | 表面保護膜のエツチング方法 |
| JPS5835929A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS58143533A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | スル−ホ−ルの形成方法 |
| US4552831A (en) * | 1984-02-06 | 1985-11-12 | International Business Machines Corporation | Fabrication method for controlled via hole process |
-
1984
- 1984-07-31 JP JP59161912A patent/JPH0722145B2/ja not_active Expired - Lifetime
-
1985
- 1985-07-29 US US06/760,135 patent/US4634494A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328039A (ja) * | 1986-07-22 | 1988-02-05 | Fuji Electric Co Ltd | 半導体素子の製造方法 |
| US8508628B2 (en) | 2009-10-19 | 2013-08-13 | Kabushiki Kaisha Toshiba | Solid-state image sensing device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US4634494A (en) | 1987-01-06 |
| JPH0722145B2 (ja) | 1995-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6140035A (ja) | 半導体装置の製造方法 | |
| US4572765A (en) | Method of fabricating integrated circuit structures using replica patterning | |
| JPH036820A (ja) | 窒化シリコンの差別的エッチング | |
| US4363830A (en) | Method of forming tapered contact holes for integrated circuit devices | |
| JPS61171132A (ja) | 貫通孔の形成方法 | |
| CA1131796A (en) | Method for fabricating mos device with self-aligned contacts | |
| JPH01199456A (ja) | 半導体集積回路の製造方法 | |
| JPH07135247A (ja) | 半導体装置の製造方法 | |
| JPS5870567A (ja) | 半導体装置の製造方法 | |
| JPH0846044A (ja) | 半導体装置の製造方法 | |
| KR0162138B1 (ko) | 반도체 장치의 소자 분리방법 | |
| JPS59165450A (ja) | 半導体装置の製造方法 | |
| JPH0373137B2 (ja) | ||
| JPH0334322A (ja) | 半導体装置の製造方法 | |
| JPH0620989A (ja) | コンタクトホールの形成方法 | |
| JPH0479327A (ja) | 半導体装置の製造方法 | |
| JPH0152900B2 (ja) | ||
| JPH0267728A (ja) | 素子分離用酸化膜の形成方法 | |
| JPH07249633A (ja) | 半導体装置の製造方法 | |
| JPH06177069A (ja) | 半導体装置の製造方法 | |
| JPH04309226A (ja) | 半導体装置の製造方法 | |
| JPH0319224A (ja) | 半導体装置の製造方法 | |
| JPS62156839A (ja) | 半導体装置の製造方法 | |
| JPS62122124A (ja) | 半導体装置の製造方法 | |
| JPS60226128A (ja) | 半導体装置の製造方法 |