JPH0334322A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0334322A JPH0334322A JP16950889A JP16950889A JPH0334322A JP H0334322 A JPH0334322 A JP H0334322A JP 16950889 A JP16950889 A JP 16950889A JP 16950889 A JP16950889 A JP 16950889A JP H0334322 A JPH0334322 A JP H0334322A
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000011521 glass Substances 0.000 claims description 18
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 8
- 229910052698 phosphorus Inorganic materials 0.000 claims description 8
- 239000011574 phosphorus Substances 0.000 claims description 8
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 238000001947 vapour-phase growth Methods 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 230000001590 oxidative effect Effects 0.000 abstract description 2
- 238000005019 vapor deposition process Methods 0.000 abstract 2
- 238000005530 etching Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、開維縁膜の形成
方法に関する。
方法に関する。
特に層
従来、半導体装置の製造工程における眉間絶縁膜の形成
方法は、半導体基板上に気相成長法により、ボロン及び
リン又はそれらのいずれかを含むガラス膜を形成し、次
に段差形状改善の為の熱処理工程を行ない、その後にコ
ンタクト孔を形成する為のパターン形成工程を有してい
た。
方法は、半導体基板上に気相成長法により、ボロン及び
リン又はそれらのいずれかを含むガラス膜を形成し、次
に段差形状改善の為の熱処理工程を行ない、その後にコ
ンタクト孔を形成する為のパターン形成工程を有してい
た。
上述した従来の半導体装置の製造方法は、ガラス膜を形
成した後に熱処理工程を行ない、その後にコンタクト孔
形成の為のパターン形成工程を有していた。この熱処理
工程においては、ガラス膜表面近傍で、リンやボロン等
の原子の外方向拡散が生じるため、これらの原子の濃度
が薄くなる。
成した後に熱処理工程を行ない、その後にコンタクト孔
形成の為のパターン形成工程を有していた。この熱処理
工程においては、ガラス膜表面近傍で、リンやボロン等
の原子の外方向拡散が生じるため、これらの原子の濃度
が薄くなる。
その結果、ガラス膜中のリンやボロン原子の分布は表面
近傍で濃度が薄いこととなる。
近傍で濃度が薄いこととなる。
ガラス膜のエツチング速度は、一般にその膜中のリンや
ボロン濃度に影響され、濃度が薄くなるとエツチング速
度が遅くなる傾向がある。この為、ガラス膜に開孔を設
けた場合、その開孔の形状は、孔の上部で狭く、中部で
広い形状となり、なだらかさのない形状となる。従って
、その後の内部配線形成工程で、配線層の被覆性が悪く
なるため、断線等が生じ信頼性が低下するという欠点が
ある。
ボロン濃度に影響され、濃度が薄くなるとエツチング速
度が遅くなる傾向がある。この為、ガラス膜に開孔を設
けた場合、その開孔の形状は、孔の上部で狭く、中部で
広い形状となり、なだらかさのない形状となる。従って
、その後の内部配線形成工程で、配線層の被覆性が悪く
なるため、断線等が生じ信頼性が低下するという欠点が
ある。
本発明の半導体装置の製造方法は、半導体基板上に少く
ともリンまたはボロンを含む第１のガラス膜を気相成長
法により形成する工程と、前記第１のガラス膜を熱処理
して平坦化したのち湿式エツチング法によりその表面を
エツチングし除去する工程と、表面がエツチングされた
前記第１のガラス膜上に少くともリンまたはボロンを含
む第２のガラス膜を形成する工程とを含んで構成される
。
ともリンまたはボロンを含む第１のガラス膜を気相成長
法により形成する工程と、前記第１のガラス膜を熱処理
して平坦化したのち湿式エツチング法によりその表面を
エツチングし除去する工程と、表面がエツチングされた
前記第１のガラス膜上に少くともリンまたはボロンを含
む第２のガラス膜を形成する工程とを含んで構成される
。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図であり、特に
本発明をＭＯ３型トランジスタに適用した場合を示して
いる。
めの工程順に示した半導体チップの断面図であり、特に
本発明をＭＯ３型トランジスタに適用した場合を示して
いる。
第２図は本発明の一実施例によるＢＰＳＧ膜の深さ方向
の、膜中のエツチング速度の分布を示した図である６参
考として従来例のエツチング速度も並記した。
の、膜中のエツチング速度の分布を示した図である６参
考として従来例のエツチング速度も並記した。
まず第１図（ａ）に示すように、半導体基板１１上にゲ
ート用のシリコン酸化膜１２を２００〜６００人の膜厚
で形成し、ゲート電極用多結晶シリコン膜パターン１４
を形成し、その上に第■のＢＰＳＧＩＩ！］３を約１μ
ｍの膜厚で形成する。
ート用のシリコン酸化膜１２を２００〜６００人の膜厚
で形成し、ゲート電極用多結晶シリコン膜パターン１４
を形成し、その上に第■のＢＰＳＧＩＩ！］３を約１μ
ｍの膜厚で形成する。
次に、第（図（ｂ）に示すように、 ８００〜９５０℃
の温度の酸化性雰囲気中で熱処理を行ない、段差部■５
を平坦化する。
の温度の酸化性雰囲気中で熱処理を行ない、段差部■５
を平坦化する。
次に第１図（ｃ）に示すように、第１のＢＰＳＧ膜１３
の表面を、ＨＦ系のエツチング液で２０００〜４０００
人の膜厚だけエツチング除去する。その後に再び、気相
成長法により、第２のＢＰＳＧ膜１６全１６０００人の
膜厚で形成する。このとき、第２のＢＰＳＧ膜１６全１
６は、第１のＢＰＳＧｗＡ１３と全く同一である必要は
無く、所望の改質で良い。又、その膜厚は第１のＢＰＳ
Ｇ１１３の残膜の膜厚よりは薄い方が良い。これは、次
工程でのコンタクト用の開孔１７を形成した時の形状が
良くなるがらである。
の表面を、ＨＦ系のエツチング液で２０００〜４０００
人の膜厚だけエツチング除去する。その後に再び、気相
成長法により、第２のＢＰＳＧ膜１６全１６０００人の
膜厚で形成する。このとき、第２のＢＰＳＧ膜１６全１
６は、第１のＢＰＳＧｗＡ１３と全く同一である必要は
無く、所望の改質で良い。又、その膜厚は第１のＢＰＳ
Ｇ１１３の残膜の膜厚よりは薄い方が良い。これは、次
工程でのコンタクト用の開孔１７を形成した時の形状が
良くなるがらである。
次に第１図（ｄ）に示すように、フォトプロセス法によ
り、第１及び第２のＢＰＳＧ膜１３１６にコンタクト用
の開孔１７を形成する。表面の第２のＢＰＳＧ膜１６全
１６チング速度は第２図の曲線Ａで示したように最大と
なる為に、コンタクト用の開孔１７の上部で最もパター
ン幅が大きくなり、なだらかな形状となる。従ってこの
コンタクト用開孔１７に内部配線を形成した場合、被覆
性が良くなるため、配線の断線は極めて少いものとなる
。
り、第１及び第２のＢＰＳＧ膜１３１６にコンタクト用
の開孔１７を形成する。表面の第２のＢＰＳＧ膜１６全
１６チング速度は第２図の曲線Ａで示したように最大と
なる為に、コンタクト用の開孔１７の上部で最もパター
ン幅が大きくなり、なだらかな形状となる。従ってこの
コンタクト用開孔１７に内部配線を形成した場合、被覆
性が良くなるため、配線の断線は極めて少いものとなる
。
以上説明したように本発明は、半導体基板上に形成され
た気相成長法による第１のガラス膜に熱処理を加えた後
に、この第１のガラス膜の表面領域をエツチングし、再
び同じ方法でその表面に第２のガラス膜を形成すること
により、コンタクト用開孔を形成するときに、これらガ
ラス膜の表面近傍でエツチング速度が速い為に、開孔の
上端で最もパターン幅が広くなめらがな開孔を形成する
ことができる。その結果、内部配線を形成した時に、コ
ンタクト孔での配線層の被覆性が良好になり断線がなく
なるため、信頼性及び歩留が向上するという効果がある
。
た気相成長法による第１のガラス膜に熱処理を加えた後
に、この第１のガラス膜の表面領域をエツチングし、再
び同じ方法でその表面に第２のガラス膜を形成すること
により、コンタクト用開孔を形成するときに、これらガ
ラス膜の表面近傍でエツチング速度が速い為に、開孔の
上端で最もパターン幅が広くなめらがな開孔を形成する
ことができる。その結果、内部配線を形成した時に、コ
ンタクト孔での配線層の被覆性が良好になり断線がなく
なるため、信頼性及び歩留が向上するという効果がある
。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図は本発明の一実施例と従来例のそれ
ぞれのガラス膜の深さ方向のエツチング速度の分布を示
した図である。 １１・・・半導体基板、１２・・・シリコン酸化膜、１
３・・・第■のＢＰＳＧ膜、１４・・・多結晶シリコン
膜、１５・・・段差部、１６・・・第２のＢＰＳＧ膜、
１７・・・コンタクト用の開孔。
プの断面図、第２図は本発明の一実施例と従来例のそれ
ぞれのガラス膜の深さ方向のエツチング速度の分布を示
した図である。 １１・・・半導体基板、１２・・・シリコン酸化膜、１
３・・・第■のＢＰＳＧ膜、１４・・・多結晶シリコン
膜、１５・・・段差部、１６・・・第２のＢＰＳＧ膜、
１７・・・コンタクト用の開孔。
Claims (1)
- 半導体基板上に少くともリンまたはボロンを含む第１の
ガラス膜を気相成長法により形成する工程と、前記第１
のガラス膜を熱処理して平坦化したのち湿式エッチング
法によりその表面をエッチングし除去する工程と、表面
がエッチングされた前記第１のガラス膜上に少くともリ
ンまたはボロンを含む第２のガラス膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16950889A JPH0334322A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16950889A JPH0334322A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334322A true JPH0334322A (ja) | 1991-02-14 |
Family
ID=15887813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16950889A Pending JPH0334322A (ja) | 1989-06-29 | 1989-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334322A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04269853A (ja) * | 1990-12-19 | 1992-09-25 | Samsung Electron Co Ltd | 半導体装置のリフロー方法 |
-
1989
- 1989-06-29 JP JP16950889A patent/JPH0334322A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04269853A (ja) * | 1990-12-19 | 1992-09-25 | Samsung Electron Co Ltd | 半導体装置のリフロー方法 |
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