JPH07135247A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07135247A JPH07135247A JP28108193A JP28108193A JPH07135247A JP H07135247 A JPH07135247 A JP H07135247A JP 28108193 A JP28108193 A JP 28108193A JP 28108193 A JP28108193 A JP 28108193A JP H07135247 A JPH07135247 A JP H07135247A
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Abstract
(57)【要約】
【目的】 半導体基板に形成したトレンチにポリシリコ
ンを埋め込む場合に面内に均一かつ充分に埋め込むため
の半導体装置の製造方法を提供すること。 【構成】 半導体基板に形成したトレンチ８に、化学気
相成長法で厚いポリシリコン３を形成してトレンチを埋
め込むと、面内ばらつきが大きくなるため、トレンチ上
のポリシリコンに凹部ができる程度の薄い膜を形成し
て、面内ばらつきを抑え、凹部のみにＢＰＳＧ膜を形成
し、ＢＰＳＧ膜をマスクにしてポリシリコンを等方性エ
ッチングして、半導体基板上のポリシリコンとＢＰＳＧ
膜を除去することで、トレンチ内にポリシリコンを均一
かつ充分に埋め込める。
ンを埋め込む場合に面内に均一かつ充分に埋め込むため
の半導体装置の製造方法を提供すること。 【構成】 半導体基板に形成したトレンチ８に、化学気
相成長法で厚いポリシリコン３を形成してトレンチを埋
め込むと、面内ばらつきが大きくなるため、トレンチ上
のポリシリコンに凹部ができる程度の薄い膜を形成し
て、面内ばらつきを抑え、凹部のみにＢＰＳＧ膜を形成
し、ＢＰＳＧ膜をマスクにしてポリシリコンを等方性エ
ッチングして、半導体基板上のポリシリコンとＢＰＳＧ
膜を除去することで、トレンチ内にポリシリコンを均一
かつ充分に埋め込める。
Description
【０００１】
【産業上の利用分野】本発明は半導体の製造方法に関
し、とくに半導体基板をエッチングして形成したトレン
チにポリシリコンをウェハ面内でばらつきなく、充分に
埋め込むことが可能な半導体装置の製造方法に関する。
し、とくに半導体基板をエッチングして形成したトレン
チにポリシリコンをウェハ面内でばらつきなく、充分に
埋め込むことが可能な半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体基板をエッチングして形成
したトレンチにポリシリコンを埋め込む半導体装置の形
成方法を、図７〜図１０の断面図を用いて説明する。
したトレンチにポリシリコンを埋め込む半導体装置の形
成方法を、図７〜図１０の断面図を用いて説明する。
【０００３】図７に示すように、ホトエッチング処理に
より半導体基板１０をエッチングして、開口幅０．６μ
ｍのトレンチ８を形成する。
より半導体基板１０をエッチングして、開口幅０．６μ
ｍのトレンチ８を形成する。
【０００４】つぎに、図８に示すように、熱酸化により
半導体基板１０上と、この半導体基板１０に形成したト
レンチ８上に膜厚１０ｎｍの酸化膜７を形成する。
半導体基板１０上と、この半導体基板１０に形成したト
レンチ８上に膜厚１０ｎｍの酸化膜７を形成する。
【０００５】つぎに、図９に示すように、半導体基板１
０の全面に化学気相成長法（以下、ＣＶＤと記す）を用
いて全面に膜厚１μｍのポリシリコン３を形成し、トレ
ンチ８内部にポリシリコン３を埋め込む。
０の全面に化学気相成長法（以下、ＣＶＤと記す）を用
いて全面に膜厚１μｍのポリシリコン３を形成し、トレ
ンチ８内部にポリシリコン３を埋め込む。
【０００６】トレンチ８の開口幅以上の膜厚のポリシリ
コン３を形成することにより、ポリシリコン３表面は平
坦に形成される。しかしながら、ＣＶＤによる膜形成工
程では、面内の膜厚ばらつき大きく、厚い部分と薄い部
分とでは膜厚が１０％程度異なり、本処理では面内で１
００ｎｍ程度の膜厚のばらつきが生じてしまう。
コン３を形成することにより、ポリシリコン３表面は平
坦に形成される。しかしながら、ＣＶＤによる膜形成工
程では、面内の膜厚ばらつき大きく、厚い部分と薄い部
分とでは膜厚が１０％程度異なり、本処理では面内で１
００ｎｍ程度の膜厚のばらつきが生じてしまう。
【０００７】つぎに、図１０に示すように、エッチング
工程によって、ポリシリコン３を全面エッチングする。
工程によって、ポリシリコン３を全面エッチングする。
【０００８】ポリシリコン３は厚い膜形成していて、ト
レンチ８上のポリシリコンは平坦に形成されていたた
め、ポリシリコン３をエッチングすると、トレンチ８の
内部にポリシリコン３が残る。
レンチ８上のポリシリコンは平坦に形成されていたた
め、ポリシリコン３をエッチングすると、トレンチ８の
内部にポリシリコン３が残る。
【０００９】しかしながら、ポリシリコン３の膜厚ばら
つきが大きいことと、厚い膜をエッチングするため、エ
ッチング時の面内ばらつきも大きくなってしまうことか
ら、半導体基板１０上のポリシリコン３を除去するため
に、オーバーエッチングなければならない。
つきが大きいことと、厚い膜をエッチングするため、エ
ッチング時の面内ばらつきも大きくなってしまうことか
ら、半導体基板１０上のポリシリコン３を除去するため
に、オーバーエッチングなければならない。
【００１０】ＣＶＤよる面内ばらつきにより、ポリシリ
コン３の膜厚の薄い部分では、このオーバーエッチング
時に、トレンチ８内部に埋めこんだポリシリコン３がエ
ッチングされて、トレンチ８内にポリシリコン３が充分
に埋め込めないものが生じてしまう。
コン３の膜厚の薄い部分では、このオーバーエッチング
時に、トレンチ８内部に埋めこんだポリシリコン３がエ
ッチングされて、トレンチ８内にポリシリコン３が充分
に埋め込めないものが生じてしまう。
【００１１】ポリシリコン３の面内の膜厚のばらつきは
１００ｎｍ程度あり、エッチング時のばらつきが加わる
ため、膜厚１００ｎｍ以上、トレンチ８内部のポリシリ
コン３をエッチングしてしまい、トレンチ８内部にポリ
シリコン３が半導体基板１０表面から後退し、充分に埋
め込めない。
１００ｎｍ程度あり、エッチング時のばらつきが加わる
ため、膜厚１００ｎｍ以上、トレンチ８内部のポリシリ
コン３をエッチングしてしまい、トレンチ８内部にポリ
シリコン３が半導体基板１０表面から後退し、充分に埋
め込めない。
【００１２】
【発明が解決しようとする課題】従来の方法は、トレン
チ内に埋め込むためのポリシリコンがＣＶＤ時の面内ば
らつきと、トレンチ内にのみポリシリコンを残すための
エッチング時の面内ばらつきにより、トレンチ内のポリ
シリコンが、半導体基板表面から後退してしまうものが
生じ、安定なポリシリコンのうめこみができない問題が
ある。
チ内に埋め込むためのポリシリコンがＣＶＤ時の面内ば
らつきと、トレンチ内にのみポリシリコンを残すための
エッチング時の面内ばらつきにより、トレンチ内のポリ
シリコンが、半導体基板表面から後退してしまうものが
生じ、安定なポリシリコンのうめこみができない問題が
ある。
【００１３】本発明の目的は、トレンチ内部のポリシリ
コンが、半導体基板表面から後退せず、トレンチのポリ
シリコンの埋め込みをウェハ面内で均一に、かつ充分に
埋め込む半導体装置の形成方法を提供することにある。
コンが、半導体基板表面から後退せず、トレンチのポリ
シリコンの埋め込みをウェハ面内で均一に、かつ充分に
埋め込む半導体装置の形成方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置の形成方法は、下記記載の工程を
採用する。
に本発明の半導体装置の形成方法は、下記記載の工程を
採用する。
【００１５】本発明の半導体装置の形成方法は、半導体
基板をホトエッチング処理により半導体基板をエッチン
グしトレンチを形成する工程と、熱酸化により半導体基
板とトレンチ内に酸化膜を形成する工程と、全面にポリ
シリコンを形成し、トレンチ上にポリシリコンに凹部を
形成する工程と、リンとボロンを含んだ酸化シリコンの
ＢＰＳＧ膜を形成する工程と、熱処理によりＢＰＳＧ膜
を平坦化する工程と、ＢＰＳＧ膜を凹部のみに残して除
去する工程と、凹部に残したＢＰＳＧ膜をマスクにして
ポリシリコンを等方性エッチングする工程と、ポリシリ
コンの等方性エッチングによりＢＰＳＧ膜の下部をエッ
チングしＢＰＳＧ膜を除去する工程とを有することを特
徴する。
基板をホトエッチング処理により半導体基板をエッチン
グしトレンチを形成する工程と、熱酸化により半導体基
板とトレンチ内に酸化膜を形成する工程と、全面にポリ
シリコンを形成し、トレンチ上にポリシリコンに凹部を
形成する工程と、リンとボロンを含んだ酸化シリコンの
ＢＰＳＧ膜を形成する工程と、熱処理によりＢＰＳＧ膜
を平坦化する工程と、ＢＰＳＧ膜を凹部のみに残して除
去する工程と、凹部に残したＢＰＳＧ膜をマスクにして
ポリシリコンを等方性エッチングする工程と、ポリシリ
コンの等方性エッチングによりＢＰＳＧ膜の下部をエッ
チングしＢＰＳＧ膜を除去する工程とを有することを特
徴する。
【００１６】
【実施例】以下、図１〜図６を用いて本発明の実施例を
説明する。図１〜図６は本発明のトレンチのポリシリコ
ンの埋め込みをウェハ面内で均一に、かつトレンチ内部
のポリシリコンを半導体基板表面より後退しない半導体
装置の形成方法を工程順に示す断面図である。
説明する。図１〜図６は本発明のトレンチのポリシリコ
ンの埋め込みをウェハ面内で均一に、かつトレンチ内部
のポリシリコンを半導体基板表面より後退しない半導体
装置の形成方法を工程順に示す断面図である。
【００１７】図１に示すように、半導体基板１０上に、
膜厚１．１μｍの感光性樹脂（図示せず）を回転塗布法
により全面に形成し、所定のマスクを用いて露光し、現
像処理を行い、感光性樹脂をパターニングする。
膜厚１．１μｍの感光性樹脂（図示せず）を回転塗布法
により全面に形成し、所定のマスクを用いて露光し、現
像処理を行い、感光性樹脂をパターニングする。
【００１８】その後、この感光性樹脂をエッチングマス
クとして用いて、反応性ガスとしてＳＦ6 、Ｃｌ2 、Ｃ
Ｈ2 Ｆ2 を用いて、半導体基板１０を深さ１．５μｍ、
開口幅０．６μｍの寸法で異方性エッチングして、トレ
ンチ８を形成する。その後、感光性樹脂を除去する。
クとして用いて、反応性ガスとしてＳＦ6 、Ｃｌ2 、Ｃ
Ｈ2 Ｆ2 を用いて、半導体基板１０を深さ１．５μｍ、
開口幅０．６μｍの寸法で異方性エッチングして、トレ
ンチ８を形成する。その後、感光性樹脂を除去する。
【００１９】つぎに、図２に示すように、半導体基板１
０を、窒素を混合した酸素雰囲気中で、温度１０００℃
でで加熱して熱酸化し、膜厚１０ｎｍの酸化膜７を半導
体基板１０とトレンチ８の表面に形成する。
０を、窒素を混合した酸素雰囲気中で、温度１０００℃
でで加熱して熱酸化し、膜厚１０ｎｍの酸化膜７を半導
体基板１０とトレンチ８の表面に形成する。
【００２０】つぎに、図３に示すように、全面に膜厚３
５０ｎｍのポリシリコン３をＣＶＤにより形成してトレ
ンチ８内部と、半導体基板１０上とに形成する。
５０ｎｍのポリシリコン３をＣＶＤにより形成してトレ
ンチ８内部と、半導体基板１０上とに形成する。
【００２１】トレンチ８内部にもポリシリコン３を形成
するが、ポリシリコン３の膜厚が、開口幅０．６μｍに
対して、３５０ｎｍであるので、トレンチ８上のポリシ
リコン３が平坦になるほど厚くないため、トレンチ８上
のポリシリコン３に凹部１が形成される。
するが、ポリシリコン３の膜厚が、開口幅０．６μｍに
対して、３５０ｎｍであるので、トレンチ８上のポリシ
リコン３が平坦になるほど厚くないため、トレンチ８上
のポリシリコン３に凹部１が形成される。
【００２２】また、ポリシリコン３の膜厚は、３５０ｎ
ｍと薄いため、それにともなうポリシリコン３の面内ば
らつきは、４０ｎｍ以下になり、従来より膜厚のばらつ
きが小さくなる。
ｍと薄いため、それにともなうポリシリコン３の面内ば
らつきは、４０ｎｍ以下になり、従来より膜厚のばらつ
きが小さくなる。
【００２３】つぎに、図４に示すように、ＣＶＤを用い
て、膜厚６００ｎｍのリンとボロンを含んだ酸化シリコ
ンからなるＢＰＳＧ膜２を形成し、窒素雰囲気中で１０
００℃の温度で熱処理を３０分行いＢＰＳＧ膜２を流動
化させる、いわゆるリフローを行い、ＢＰＳＧ膜２の表
面を平坦化させる。
て、膜厚６００ｎｍのリンとボロンを含んだ酸化シリコ
ンからなるＢＰＳＧ膜２を形成し、窒素雰囲気中で１０
００℃の温度で熱処理を３０分行いＢＰＳＧ膜２を流動
化させる、いわゆるリフローを行い、ＢＰＳＧ膜２の表
面を平坦化させる。
【００２４】さらにＢＰＳＧ膜２を膜厚６００ｎｍエッ
チングする。このＢＰＳＧ膜２は、リフローにより凹部
１の上も平坦になっているので、６００ｎｍエッチング
すると、凹部１にＢＰＳＧ膜２が残る。
チングする。このＢＰＳＧ膜２は、リフローにより凹部
１の上も平坦になっているので、６００ｎｍエッチング
すると、凹部１にＢＰＳＧ膜２が残る。
【００２５】つぎに図５に示すように、ＢＰＳＧ膜２を
マスクとして、反応性ガスＳＦ6 、Ｃｌ2 、ＣＨ2 Ｆ2
を用いて、ポリシリコン３を等方性エッチングする。
マスクとして、反応性ガスＳＦ6 、Ｃｌ2 、ＣＨ2 Ｆ2
を用いて、ポリシリコン３を等方性エッチングする。
【００２６】等方性エッチングであるので、ＢＰＳＧ膜
２の下部のポリシリコン３もエッチングしていく。
２の下部のポリシリコン３もエッチングしていく。
【００２７】等方性でエッチングを行うのは、トレンチ
８内に埋め込むためのポリシリコン３が、ＢＰＳＧ膜２
の下部に柱状に残らないためである。
８内に埋め込むためのポリシリコン３が、ＢＰＳＧ膜２
の下部に柱状に残らないためである。
【００２８】また、エッチングを等方性にするための方
法は、反応性ガスのプラズマを一方向から照射しないよ
うに、エッチングを行う基板に直接電圧を印加しないで
エッチングを行う。
法は、反応性ガスのプラズマを一方向から照射しないよ
うに、エッチングを行う基板に直接電圧を印加しないで
エッチングを行う。
【００２９】この異方性エッチングの電圧印加方法は、
エッチングを行う基板と対向して電圧を印加し、プラズ
マがエッチングする基板に対して垂直になり、一方向か
らのプラズマの入射になるが、プラズマをエッチングす
る基板と分離した場所で発生させて、エッチングを行う
基板に電圧を印加せず、一方向からのプラズマの入射を
極力抑えて、エッチングを行って等方性エッチングを行
う。
エッチングを行う基板と対向して電圧を印加し、プラズ
マがエッチングする基板に対して垂直になり、一方向か
らのプラズマの入射になるが、プラズマをエッチングす
る基板と分離した場所で発生させて、エッチングを行う
基板に電圧を印加せず、一方向からのプラズマの入射を
極力抑えて、エッチングを行って等方性エッチングを行
う。
【００３０】つぎに、図６に示すように、ポリシリコン
３の等方性エッチングを続け、半導体基板１０上のポリ
シリコン３のエッチングを行って、トレンチ８内部にあ
るポリシリコン３以外のポリシリコン３を除去する。
３の等方性エッチングを続け、半導体基板１０上のポリ
シリコン３のエッチングを行って、トレンチ８内部にあ
るポリシリコン３以外のポリシリコン３を除去する。
【００３１】ＢＰＳＧ膜２の下部のポリシリコン３も等
方性エッチングするので、ＢＰＳＧ膜２は、トレンチ８
上部にひさし状に残るが、ポリシリコン３の除去を充分
に行うと、ＢＰＳＧ膜は除去できる。
方性エッチングするので、ＢＰＳＧ膜２は、トレンチ８
上部にひさし状に残るが、ポリシリコン３の除去を充分
に行うと、ＢＰＳＧ膜は除去できる。
【００３２】トレンチ８上のポリシリコン３は、等方性
エッチングにより形成するので、凸状に形成されるが小
さく、問題は生じない。ポリシリコン３のエッチング時
に行うオーバーエッチング時間は、ポリシリコン３の膜
厚が３５０ｎｍと薄いので、ＣＶＤによる膜厚ばらつき
が少ないので、短くでき、よって、エッチングによる面
内ばらつきも小さくできる。この結果、トレンチ８内に
埋め込んだポリシリコン３を従来より余計にエッチング
することなく、充分に埋め込める。
エッチングにより形成するので、凸状に形成されるが小
さく、問題は生じない。ポリシリコン３のエッチング時
に行うオーバーエッチング時間は、ポリシリコン３の膜
厚が３５０ｎｍと薄いので、ＣＶＤによる膜厚ばらつき
が少ないので、短くでき、よって、エッチングによる面
内ばらつきも小さくできる。この結果、トレンチ８内に
埋め込んだポリシリコン３を従来より余計にエッチング
することなく、充分に埋め込める。
【００３３】
【発明の効果】以上の説明で明らかなように、本発明の
製造方法によれば、半導体基板内に埋め込むポリシリコ
ンの成膜時の膜厚を薄くできる。この結果、膜厚の面内
ばらつきを小さくでき、その後のエッチングのオーバー
エッチングを少なくできので、エッチングの面内ばらつ
きも小さくでき、トレンチ内に従来より充分に埋め込め
ことができる。
製造方法によれば、半導体基板内に埋め込むポリシリコ
ンの成膜時の膜厚を薄くできる。この結果、膜厚の面内
ばらつきを小さくでき、その後のエッチングのオーバー
エッチングを少なくできので、エッチングの面内ばらつ
きも小さくでき、トレンチ内に従来より充分に埋め込め
ことができる。
【図１】本発明の一実施例における半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図２】本発明の一実施例における半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】本発明の一実施例における半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図４】本発明の一実施例における半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図５】本発明の一実施例における半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図６】本発明の一実施例における半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図７】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
【図８】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
【図９】従来例における半導体装置の製造方法を示す断
面図である。
面図である。
【図１０】従来例における半導体装置の製造方法を示す
断面図である。
断面図である。
１ 凹部 ２ ＢＰＳＧ膜 ３ ポリシリコン ７ 酸化膜 ８ トレンチ １０ 半導体基板
Claims (1)
- 【請求項１】 半導体基板をホトエッチング処理により
半導体基板をエッチングしてトレンチを形成する工程
と、熱酸化により半導体基板とトレンチ内に酸化膜を形
成する工程と、全面にポリシリコンを形成し、トレンチ
上にポリシリコンに凹部を形成する工程と、リンとボロ
ンを含んだ酸化シリコンのＢＰＳＧ膜を形成する工程
と、熱処理によりＢＰＳＧ膜を平坦化する工程と、ＢＰ
ＳＧ膜を凹部のみに残して除去する工程と、凹部に残し
たＢＰＳＧ膜をマスクにしてポリシリコンを等方性エッ
チングする工程と、ポリシリコンの等方性エッチングに
よりＢＰＳＧ膜の下部をエッチングしＢＰＳＧ膜を除去
する工程とを有することを特徴する半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28108193A JPH07135247A (ja) | 1993-11-10 | 1993-11-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28108193A JPH07135247A (ja) | 1993-11-10 | 1993-11-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07135247A true JPH07135247A (ja) | 1995-05-23 |
Family
ID=17634068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28108193A Pending JPH07135247A (ja) | 1993-11-10 | 1993-11-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07135247A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050818A (ja) * | 1996-06-26 | 1998-02-20 | Lg Semicon Co Ltd | 半導体素子の隔離膜形成方法 |
| JP2001326273A (ja) * | 2000-05-16 | 2001-11-22 | Denso Corp | 半導体装置の製造方法 |
| US6465325B2 (en) * | 2001-02-27 | 2002-10-15 | Fairchild Semiconductor Corporation | Process for depositing and planarizing BPSG for dense trench MOSFET application |
| JP2005311016A (ja) * | 2004-04-21 | 2005-11-04 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2009158587A (ja) * | 2007-12-25 | 2009-07-16 | Rohm Co Ltd | 半導体装置 |
-
1993
- 1993-11-10 JP JP28108193A patent/JPH07135247A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050818A (ja) * | 1996-06-26 | 1998-02-20 | Lg Semicon Co Ltd | 半導体素子の隔離膜形成方法 |
| JP2001326273A (ja) * | 2000-05-16 | 2001-11-22 | Denso Corp | 半導体装置の製造方法 |
| US6465325B2 (en) * | 2001-02-27 | 2002-10-15 | Fairchild Semiconductor Corporation | Process for depositing and planarizing BPSG for dense trench MOSFET application |
| JP2005311016A (ja) * | 2004-04-21 | 2005-11-04 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2009158587A (ja) * | 2007-12-25 | 2009-07-16 | Rohm Co Ltd | 半導体装置 |
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