JPS6136977A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置およびその製造方法に係り、特に
、活性領域がバッファ層りにあってメサ状をなす電界効
果トランジスタ（以下ＦＦ、Ｔと称す）、例えば、バッ
ファ層に真性アルミニウムガリウム砒素（真性ＡＩＧａ
Ａｓ）を使用したガリウム砒素電界効果トランジスタ（
以ドＧａＡｓ−ＰＥＴと称ず）の改良に関す。
、活性領域がバッファ層りにあってメサ状をなす電界効
果トランジスタ（以下ＦＦ、Ｔと称す）、例えば、バッ
ファ層に真性アルミニウムガリウム砒素（真性ＡＩＧａ
Ａｓ）を使用したガリウム砒素電界効果トランジスタ（
以ドＧａＡｓ−ＰＥＴと称ず）の改良に関す。
ＧａＡｓ−ＦＥＴは、ソース、１゛レイン、チャネル領
域で構成される活性領域に、ガリウム砒素（［、ａＡｓ
）を使用したＰＥＴで、ＧａＡｓの電子移動度がシリコ
ン（Ｓｉ）に比べて大きいことから高速素子として有利
な性質を有し、マイクロ波などの超商周波用素子に使用
されるばかりでなく、近年は築積化して高速電子針算機
などにも使用すべく研究が進められている。
域で構成される活性領域に、ガリウム砒素（［、ａＡｓ
）を使用したＰＥＴで、ＧａＡｓの電子移動度がシリコ
ン（Ｓｉ）に比べて大きいことから高速素子として有利
な性質を有し、マイクロ波などの超商周波用素子に使用
されるばかりでなく、近年は築積化して高速電子針算機
などにも使用すべく研究が進められている。
また、バッファ層には、特性向上のため真性ＧａＡｓよ
り抵抗の大きい真性＾ｌＧａＡｓを使用する傾向にある
が、この際、真性ＡｌＧａＡｓの使用に伴う問題を解決
する必要がある。
り抵抗の大きい真性＾ｌＧａＡｓを使用する傾向にある
が、この際、真性ＡｌＧａＡｓの使用に伴う問題を解決
する必要がある。
第４図はバッファ層に真性Ａ］ＧａＡｓを使用したＧａ
Ａｓ−ＰＥＴの従来の一般的な構造を模式的に示した平
面図（ａｌおよび側断面図（ｂｌ〜ｔｅｌ、第５図はそ
の製造におけるエツチング領域を示した平面図である。
Ａｓ−ＰＥＴの従来の一般的な構造を模式的に示した平
面図（ａｌおよび側断面図（ｂｌ〜ｔｅｌ、第５図はそ
の製造におけるエツチング領域を示した平面図である。
第４図において、１はＧａＡｓの基板、２は基板１上に
ある真性ＡｌＧａＡｓのバッファ層、３はバッファ層２
上にありソース４、ドレイン５、チャネル領域６で構成
されメサ状に形成されたＧａＡｓの活性領域、７．８は
それぞれ例えば金（Ａｕ）ゲルマニウム（Ｇｅ）からな
りソース４、ドレイン５を導出するソース電極、ドレイ
ン電極、９．１０．１）はそれぞれゲート電極、ゲート
電極引出し部、ゲートパッドで、ゲート電極９はチャネ
ル領域６上にあり、この三者は例えばアルミニウム（Ａ
１）で一体に形成されている。
ある真性ＡｌＧａＡｓのバッファ層、３はバッファ層２
上にありソース４、ドレイン５、チャネル領域６で構成
されメサ状に形成されたＧａＡｓの活性領域、７．８は
それぞれ例えば金（Ａｕ）ゲルマニウム（Ｇｅ）からな
りソース４、ドレイン５を導出するソース電極、ドレイ
ン電極、９．１０．１）はそれぞれゲート電極、ゲート
電極引出し部、ゲートパッドで、ゲート電極９はチャネ
ル領域６上にあり、この三者は例えばアルミニウム（Ａ
１）で一体に形成されている。
この構造のＧａＡｓ−ＦＥＴは、基板１上にバッファ層
２を形成する真性ＡｌＧａＡｓ層と活性領域３を形成す
るＧａＡｓ層とをその順に成長させ、第５図に実線で示
す領域３ａの外側、即ら、活性領域３を形成する領域の
外側を素子分離のために必要な充分な深さに、即ち該Ａ
ｌＧａＡｓ層の第４図図示面２ａまでメサエッチングし
て活性領域３のメサを形成し、続いて第５図に短破線で
示す領域９ａの内側、即ち、ゲート電極９形成領域をエ
ツチング（ゲートリセス）してチャネル領域６を形成し
た後、電極など７．８．９．１０．１）を形成すること
によって製造することが出来る。
２を形成する真性ＡｌＧａＡｓ層と活性領域３を形成す
るＧａＡｓ層とをその順に成長させ、第５図に実線で示
す領域３ａの外側、即ら、活性領域３を形成する領域の
外側を素子分離のために必要な充分な深さに、即ち該Ａ
ｌＧａＡｓ層の第４図図示面２ａまでメサエッチングし
て活性領域３のメサを形成し、続いて第５図に短破線で
示す領域９ａの内側、即ち、ゲート電極９形成領域をエ
ツチング（ゲートリセス）してチャネル領域６を形成し
た後、電極など７．８．９．１０．１）を形成すること
によって製造することが出来る。
上記製造の際、前記メサエッチングにおいては、＾］Ｇ
ａＡｓのエツチングレートがＧａＡｓより大きいため、
例えば第４図ｆｃ）図示のように、活性領域３の斜面３
ｂよりバッファｒｇ２の斜面２ｂの（’］斜が大きくな
り、前記ゲートリセスにおいては、エツチング速度が該
メサエッチングの際より遅くて前記エツチングレートの
差が更に大きくなるため、第４図ｆｄ１図丞のように、
バッファ層２の斜面２ｃは、斜面２ｂが挾られてアンダ
ーカット状になる。
ａＡｓのエツチングレートがＧａＡｓより大きいため、
例えば第４図ｆｃ）図示のように、活性領域３の斜面３
ｂよりバッファｒｇ２の斜面２ｂの（’］斜が大きくな
り、前記ゲートリセスにおいては、エツチング速度が該
メサエッチングの際より遅くて前記エツチングレートの
差が更に大きくなるため、第４図ｆｄ１図丞のように、
バッファ層２の斜面２ｃは、斜面２ｂが挾られてアンダ
ーカット状になる。
この状態でゲート電極９、ゲート電極引出し部１０、ゲ
ートパッド１）を形成すると、斜面２ｃがアンダーカッ
ト状であるため、ゲーＩ・電極９とゲート電極引出し部
１０との繋がり部が細くなり、場合によっては断線する
と言う品質上の問題がある。
ートパッド１）を形成すると、斜面２ｃがアンダーカッ
ト状であるため、ゲーＩ・電極９とゲート電極引出し部
１０との繋がり部が細くなり、場合によっては断線する
と言う品質上の問題がある。
Ｃ問題点を解決するための手段〕
上記問題点は、活性領域がバッファ層上にあってメサ状
をなし、ゲート電極引出し部を形成する面が、ソース電
極およびドレイン電極引出し部を形成する面と、ゲート
電極が該活性領域に接合する面との間の高さにある本発
明の半導体装置によて解決され、また、基板上にバッフ
ァ層を形成する第一の半導体層と活性領域を形成する第
二の半導体層とをその順に成長させる工程と、該活性領
域とゲート電極引出し部およびゲートパッドとを形成す
る領域を残して該第二の半導体層と該第一の半導体層の
厚さの一部とをエツチングする工程と、該ゲート電極引
出し部およびゲートパッドを形成する領域の該第二の半
導体層の厚さの一部をエツチングする工程と、該活性領
域におけるチャネル領域の厚さが所定の厚さになるまで
該チャネル領域上のゲート電極形成領域をエツチングす
るのに、該ゲート電極引出し部およびゲートバノ］゛を
形成する領域を含めて行う工程とを含んでなる本発明の
製造方法によって解決される。
をなし、ゲート電極引出し部を形成する面が、ソース電
極およびドレイン電極引出し部を形成する面と、ゲート
電極が該活性領域に接合する面との間の高さにある本発
明の半導体装置によて解決され、また、基板上にバッフ
ァ層を形成する第一の半導体層と活性領域を形成する第
二の半導体層とをその順に成長させる工程と、該活性領
域とゲート電極引出し部およびゲートパッドとを形成す
る領域を残して該第二の半導体層と該第一の半導体層の
厚さの一部とをエツチングする工程と、該ゲート電極引
出し部およびゲートパッドを形成する領域の該第二の半
導体層の厚さの一部をエツチングする工程と、該活性領
域におけるチャネル領域の厚さが所定の厚さになるまで
該チャネル領域上のゲート電極形成領域をエツチングす
るのに、該ゲート電極引出し部およびゲートバノ］゛を
形成する領域を含めて行う工程とを含んでなる本発明の
製造方法によって解決される。
本構成によれば、前記ゲート電極引出し部を形成する面
は、ソース電極およびドレイン電極引出し部を形成する
面、即ち、活性領域を形成する従来のメサエッチング底
面（メサ周囲の而で第４図図示面２ａ）よりゲート電極
が該活性領域に接合する面に近い高さにある。
は、ソース電極およびドレイン電極引出し部を形成する
面、即ち、活性領域を形成する従来のメサエッチング底
面（メサ周囲の而で第４図図示面２ａ）よりゲート電極
が該活性領域に接合する面に近い高さにある。
このため、ゲート電極引出し部形成面がバッファ層にあ
る場合は、ゲート電極とゲート電極引出し部との繋がり
部の斜面がアンダーカット状になるが、該繋がり部の段
差が従来より小さくなるので、ゲート電極とゲート電極
引出し部との繋がりは、従来のように細くなることがな
く断線の恐れは除去される。
る場合は、ゲート電極とゲート電極引出し部との繋がり
部の斜面がアンダーカット状になるが、該繋がり部の段
差が従来より小さくなるので、ゲート電極とゲート電極
引出し部との繋がりは、従来のように細くなることがな
く断線の恐れは除去される。
また、該形成面が活性領域を形成する半導体層にある場
合は、該形成面下の厚さがチャネル領域の厚さより薄く
なり、ゲートパッド形成面が同様である場合も含めて、
ゲート電極（即ちゲート電極引出し部およびゲートパッ
ド）に印加される電圧により該ゲート電極引出し部およ
びゲートパッド下の半導体層が常に空乏化される範囲で
あるならば、当該ＦＥＴとしての機能を損なうことがな
く、然も、前記アンダーカット状の斜面を除去出来る。
合は、該形成面下の厚さがチャネル領域の厚さより薄く
なり、ゲートパッド形成面が同様である場合も含めて、
ゲート電極（即ちゲート電極引出し部およびゲートパッ
ド）に印加される電圧により該ゲート電極引出し部およ
びゲートパッド下の半導体層が常に空乏化される範囲で
あるならば、当該ＦＥＴとしての機能を損なうことがな
く、然も、前記アンダーカット状の斜面を除去出来る。
この構造のＦＥＴの製造は、従来の一回のエツチングに
より活性領域のメサ状を形成する代わりに、前記ゲート
電極引出し部およびゲートパッドを形成する領域を包含
させ、ゲート電極形成領域のエツチング（ゲートリセス
）をも組み合わせた３回のエツチングにより活性領域の
メサ状を形成するようにして、活性＠域を形成する半導
体層の厚さの一部のエツチングにより、ゲート電極とゲ
ート電極引出し部との段差を規定することにより可能で
ある。
より活性領域のメサ状を形成する代わりに、前記ゲート
電極引出し部およびゲートパッドを形成する領域を包含
させ、ゲート電極形成領域のエツチング（ゲートリセス
）をも組み合わせた３回のエツチングにより活性領域の
メサ状を形成するようにして、活性＠域を形成する半導
体層の厚さの一部のエツチングにより、ゲート電極とゲ
ート電極引出し部との段差を規定することにより可能で
ある。
以下本発明によるＧａＡｓ−ＦＥＴの構造およびその製
造方法の実施例を図により説明する。全図を通し同一符
号は同一対象物を示す。
造方法の実施例を図により説明する。全図を通し同一符
号は同一対象物を示す。
第１図はバッファ層に真性Ａ］ＧａＡｓを使用したＧａ
Ａｓ−ＦＥＴの本発明による一実施例の構造を模式的に
示した平面図＋ａ＋および側断面図（ｂｌ〜ｔｅｌ、第
２図はその製造におけるエツチング領域を示した平面図
、第３図は同じく他の実施例の構造を模式的に示した側
断面図（８１、山）である。
Ａｓ−ＦＥＴの本発明による一実施例の構造を模式的に
示した平面図＋ａ＋および側断面図（ｂｌ〜ｔｅｌ、第
２図はその製造におけるエツチング領域を示した平面図
、第３図は同じく他の実施例の構造を模式的に示した側
断面図（８１、山）である。
第１図（ａｌ〜ｔｅｌはそれぞれ第４図（５）〜ｔｅ＋
に対応し、第１図図示のＧａＡｓ−ＦＥＴの第４図図示
のものとのまたる相違点は、両図の図＋ｄ＋、ｔｅｌそ
れぞれの比較から理解出来るように、ゲート電極引出し
部１０およびゲートパッド１）を形成する面が、従来面
２ａであったのが面１２ａに変わったことである。
に対応し、第１図図示のＧａＡｓ−ＦＥＴの第４図図示
のものとのまたる相違点は、両図の図＋ｄ＋、ｔｅｌそ
れぞれの比較から理解出来るように、ゲート電極引出し
部１０およびゲートパッド１）を形成する面が、従来面
２ａであったのが面１２ａに変わったことである。
即ち、面１２ａは、ゲート電極引出し部１０およびゲー
トパッド１）の形成領域に限定されて、而２ａより高い
位置に設けられ、従来のバッファ層２はバッファ層１２
となっている。このためゲート電極９とデー１〜電極引
出し部１０との繋がり部の斜面］、２ｃの段差が従来の
斜面２ｃより小さくなり、斜面１２Ｃがアンダーカット
状であっても、該繋がり部が従来のように細くなること
がな（なり断線の恐れは除去される。
トパッド１）の形成領域に限定されて、而２ａより高い
位置に設けられ、従来のバッファ層２はバッファ層１２
となっている。このためゲート電極９とデー１〜電極引
出し部１０との繋がり部の斜面］、２ｃの段差が従来の
斜面２ｃより小さくなり、斜面１２Ｃがアンダーカット
状であっても、該繋がり部が従来のように細くなること
がな（なり断線の恐れは除去される。
なお、」二記変更に伴い、製造の都合でゲート電極引出
し部１０形成領域の中の左右のドレイン５の間に、図ｆ
ｃ１図示のようにＧａＡｓ層１３が残るが、当該ＧａＡ
ｓ−ＰＥＴの機能には影響ない。
し部１０形成領域の中の左右のドレイン５の間に、図ｆ
ｃ１図示のようにＧａＡｓ層１３が残るが、当該ＧａＡ
ｓ−ＰＥＴの機能には影響ない。
この構造のＧａＡｓ−ＦＥＴの製造は、次のようにする
ことによって可能である。
ことによって可能である。
即ち、基板１上に従来と同様に真性ＡｌＧａＡｓ層とＧ
ａＡｓｊｉｉとを成長させ、第２図に実線で示す領域１
４の外側、即ち、活性領域３形成領域３ａ、ゲート電極
引出し部１０形成領域１０ａ、ゲートパッド１）形成領
域１）ａで構成される領域の外側を、素子分離のために
必要な充分な深さに、即ち該ＡｌＧａＡｓ層の第１図図
示面２ａ （第４図図示面２ａに同じ）まで第一のメサ
エッチングする。
ａＡｓｊｉｉとを成長させ、第２図に実線で示す領域１
４の外側、即ち、活性領域３形成領域３ａ、ゲート電極
引出し部１０形成領域１０ａ、ゲートパッド１）形成領
域１）ａで構成される領域の外側を、素子分離のために
必要な充分な深さに、即ち該ＡｌＧａＡｓ層の第１図図
示面２ａ （第４図図示面２ａに同じ）まで第一のメサ
エッチングする。
次いで、第２図に長破線で示す領域１５の内側、即ち、
ゲート電極引出し部】０形成領域］Ｏａ、ゲートパッド
１）形成領域１）ａで構成される領域を、第１図（Ｃ１
図示ＧａＡｓ層１３の厚さが次のゲートリセスで除去で
きる程度の厚さになるまで第二のメサエッチングする。
ゲート電極引出し部】０形成領域］Ｏａ、ゲートパッド
１）形成領域１）ａで構成される領域を、第１図（Ｃ１
図示ＧａＡｓ層１３の厚さが次のゲートリセスで除去で
きる程度の厚さになるまで第二のメサエッチングする。
なお、この第二のメサエッチングによる段差が、ゲート
電極９とゲート電極引出し部１０との段差を規定する。
電極９とゲート電極引出し部１０との段差を規定する。
続いて、第５図に短破線で示す領域］６の内側、即ち、
ゲート電極９形成領域９ａとゲートパッド１）形成領域
１）ａとゲート電極引出し部１０形成領域１゜ａの中の
両者を繋ぐ領域とで構成される領域をエツチング（ゲー
トリセス）して、チャネル領域６とゲート電極引出し部
１０およびゲートパッド１）の形成面とを形成した後、
電極など７．８．９．１０．１）を形成することによっ
て製造することが可能である。
ゲート電極９形成領域９ａとゲートパッド１）形成領域
１）ａとゲート電極引出し部１０形成領域１゜ａの中の
両者を繋ぐ領域とで構成される領域をエツチング（ゲー
トリセス）して、チャネル領域６とゲート電極引出し部
１０およびゲートパッド１）の形成面とを形成した後、
電極など７．８．９．１０．１）を形成することによっ
て製造することが可能である。
なお、第２図において、実線で示す領域１４、長破線で
示す領域１５、短破線で示す領域１６におけるそれぞれ
のゲート電極引出し部１０形成領域］Ｏａ、ゲートパッ
ドＩＩ形成領域１）ａは、実線、長破線、短破線が区別
出来るように異なった大きさで記載しであるが、それぞ
れ同一のものである。
示す領域１５、短破線で示す領域１６におけるそれぞれ
のゲート電極引出し部１０形成領域］Ｏａ、ゲートパッ
ドＩＩ形成領域１）ａは、実線、長破線、短破線が区別
出来るように異なった大きさで記載しであるが、それぞ
れ同一のものである。
上記製造の際、ゲートリセスにおいては、従来と同様に
、バッファ層１２にお４Ｊるゲート電極９とゲート電極
引出し部１０との繋がり部の斜面１２ｃもアンダーカッ
ト状になるが、この部分の段差が小さいことから、該繋
がり部において従来あった問題は解消する。
、バッファ層１２にお４Ｊるゲート電極９とゲート電極
引出し部１０との繋がり部の斜面１２ｃもアンダーカッ
ト状になるが、この部分の段差が小さいことから、該繋
がり部において従来あった問題は解消する。
第３図（ａｌ、山）はそれぞれ第１図ｆｄｌ、ｔｅ＋に
対応し、同図図示のＧａＡｓ−ＦＥＴは、−１−記製造
における第二のメサエッチングを浅くし、ゲートリセス
に際してＧａＡｓ層１３の厚さの一部（ＧａＡｓ層１７
）を残したものである。ここでは、第１図＋ｄ＋図示の
ようなバッファ層１２の斜面１２ｃがないので、ゲート
電極９とゲート電極引出し部１０との繋がり部には全く
問題がない。
対応し、同図図示のＧａＡｓ−ＦＥＴは、−１−記製造
における第二のメサエッチングを浅くし、ゲートリセス
に際してＧａＡｓ層１３の厚さの一部（ＧａＡｓ層１７
）を残したものである。ここでは、第１図＋ｄ＋図示の
ようなバッファ層１２の斜面１２ｃがないので、ゲート
電極９とゲート電極引出し部１０との繋がり部には全く
問題がない。
また、この場合のゲート電極引出し部１０およびゲート
パッド１）の下のＧａＡｓ層１７は、その厚さがチャネ
ル領域６の厚さより薄くて、ゲート電極９ （即ちゲー
ト電極引出し部ｌＯおよびゲートパッドＩＩ）に印加さ
れる電圧により、ゲート電極引出し部１０およびゲート
パッド１）の−Ｆが常に空乏化されるので、当該ＧａＡ
ｓ−ＦＥＴとしての機能を…なうこと４Ｊない。
パッド１）の下のＧａＡｓ層１７は、その厚さがチャネ
ル領域６の厚さより薄くて、ゲート電極９ （即ちゲー
ト電極引出し部ｌＯおよびゲートパッドＩＩ）に印加さ
れる電圧により、ゲート電極引出し部１０およびゲート
パッド１）の−Ｆが常に空乏化されるので、当該ＧａＡ
ｓ−ＦＥＴとしての機能を…なうこと４Ｊない。
以上説明したように、本発明の構成によれば、ゲート電
極とゲート電極引出し部との繋がり部が従来のように細
くなることがなく、該繋がり部の断線の恐れが除去され
て、品質の高いＧａＡｓＦＥＴの提供を可能にさせる効
果がある。・
極とゲート電極引出し部との繋がり部が従来のように細
くなることがなく、該繋がり部の断線の恐れが除去され
て、品質の高いＧａＡｓＦＥＴの提供を可能にさせる効
果がある。・
図面において
第１図はバッファ層に真性＾ｌＧａＡｓを使用したＧａ
Ａｓ−ＦＥＴの本発明による一実施例の構造を模式的に
示した平面図ｆａｔおよび側断面図ｆｂ）〜ｔｅｌ、第
２図はその製造におけるエツチング領域を示した平面図
、 第３図は同じく他の実施例の構造を模式的に示した側断
面図ｆａｔ、ｆｂｌ、 第４図はバッファ層に真性ＡｌＧａＡｓを使用したＧａ
Ａｓ−ＦＥＴの従来の一般的な構造を模式的に示した平
面図（ａｌおよび側断面図（ｂ）〜ｔｅｌ、第５図はそ
の製造におけるエツチング領域を示した平面図である。 図中において、 １は基板、 ２．１２はバッファ層、３は
活性領域、 ４はソース、５はドレイン、
６ばチャネル領域、７はソース電極、 ８
はドレイン電極、９はゲート電極、 １０はゲート
電極引出し部、１）はゲートパッド、 １３．１７は
ＧａＡｓ層、２ａ、１２ａは面、 ２ｂ、 ３
ｂ、 ３ｃ、１２ｃは斜面、３ａ、９ａ〜１）ａ１ １４〜１６は領域、 をそれぞれ示す。
Ａｓ−ＦＥＴの本発明による一実施例の構造を模式的に
示した平面図ｆａｔおよび側断面図ｆｂ）〜ｔｅｌ、第
２図はその製造におけるエツチング領域を示した平面図
、 第３図は同じく他の実施例の構造を模式的に示した側断
面図ｆａｔ、ｆｂｌ、 第４図はバッファ層に真性ＡｌＧａＡｓを使用したＧａ
Ａｓ−ＦＥＴの従来の一般的な構造を模式的に示した平
面図（ａｌおよび側断面図（ｂ）〜ｔｅｌ、第５図はそ
の製造におけるエツチング領域を示した平面図である。 図中において、 １は基板、 ２．１２はバッファ層、３は
活性領域、 ４はソース、５はドレイン、
６ばチャネル領域、７はソース電極、 ８
はドレイン電極、９はゲート電極、 １０はゲート
電極引出し部、１）はゲートパッド、 １３．１７は
ＧａＡｓ層、２ａ、１２ａは面、 ２ｂ、 ３
ｂ、 ３ｃ、１２ｃは斜面、３ａ、９ａ〜１）ａ１ １４〜１６は領域、 をそれぞれ示す。
Claims (2)
- （１）活性領域がバッファ層上にあってメサ状をなし、
ゲート電極引出し部を形成する面が、ソース電極および
ドレイン電極引出し部を形成する面と、ゲート電極が該
活性領域に接合する面との間の高さにあることを特徴と
する半導体装置。 - （２）基板上にバッファ層を形成する第一の半導体層と
活性領域を形成する第二の半導体層とをその順に成長さ
せる工程と、該活性領域とゲート電極引出し部およびゲ
ートパッドとを形成する領域を残して該第二の半導体層
と該第一の半導体層の厚さの一部とをエッチングする工
程と、該ゲート電極引出し部およびゲートパッドを形成
する領域の該第二の半導体層の厚さの一部をエッチング
する工程と、該活性領域におけるチャネル領域の厚さが
所定の厚さになるまで該チャネル領域上のゲート電極形
成領域をエッチングするのに、該ゲート電極引出し部お
よびゲートパッドを形成する領域を含めて行う工程とを
含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15823584A JPS6136977A (ja) | 1984-07-28 | 1984-07-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15823584A JPS6136977A (ja) | 1984-07-28 | 1984-07-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6136977A true JPS6136977A (ja) | 1986-02-21 |
Family
ID=15667225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15823584A Pending JPS6136977A (ja) | 1984-07-28 | 1984-07-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6136977A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041272A (en) * | 1989-12-08 | 1991-08-20 | Institute Of Research And Innovation | Method for removing nitrogen oxides from exhaust gases |
-
1984
- 1984-07-28 JP JP15823584A patent/JPS6136977A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041272A (en) * | 1989-12-08 | 1991-08-20 | Institute Of Research And Innovation | Method for removing nitrogen oxides from exhaust gases |
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