JPS6136977A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6136977A JPS6136977A JP15823584A JP15823584A JPS6136977A JP S6136977 A JPS6136977 A JP S6136977A JP 15823584 A JP15823584 A JP 15823584A JP 15823584 A JP15823584 A JP 15823584A JP S6136977 A JPS6136977 A JP S6136977A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置およびその製造方法に係り、特に
、活性領域がバッファ層りにあってメサ状をなす電界効
果トランジスタ(以下FF、Tと称す)、例えば、バッ
ファ層に真性アルミニウムガリウム砒素(真性AIGa
As)を使用したガリウム砒素電界効果トランジスタ(
以ドGaAs−PETと称ず)の改良に関す。
、活性領域がバッファ層りにあってメサ状をなす電界効
果トランジスタ(以下FF、Tと称す)、例えば、バッ
ファ層に真性アルミニウムガリウム砒素(真性AIGa
As)を使用したガリウム砒素電界効果トランジスタ(
以ドGaAs−PETと称ず)の改良に関す。
GaAs−FETは、ソース、1゛レイン、チャネル領
域で構成される活性領域に、ガリウム砒素([、aAs
)を使用したPETで、GaAsの電子移動度がシリコ
ン(Si)に比べて大きいことから高速素子として有利
な性質を有し、マイクロ波などの超商周波用素子に使用
されるばかりでなく、近年は築積化して高速電子針算機
などにも使用すべく研究が進められている。
域で構成される活性領域に、ガリウム砒素([、aAs
)を使用したPETで、GaAsの電子移動度がシリコ
ン(Si)に比べて大きいことから高速素子として有利
な性質を有し、マイクロ波などの超商周波用素子に使用
されるばかりでなく、近年は築積化して高速電子針算機
などにも使用すべく研究が進められている。
また、バッファ層には、特性向上のため真性GaAsよ
り抵抗の大きい真性^lGaAsを使用する傾向にある
が、この際、真性AlGaAsの使用に伴う問題を解決
する必要がある。
り抵抗の大きい真性^lGaAsを使用する傾向にある
が、この際、真性AlGaAsの使用に伴う問題を解決
する必要がある。
第4図はバッファ層に真性A]GaAsを使用したGa
As−PETの従来の一般的な構造を模式的に示した平
面図(alおよび側断面図(bl〜tel、第5図はそ
の製造におけるエツチング領域を示した平面図である。
As−PETの従来の一般的な構造を模式的に示した平
面図(alおよび側断面図(bl〜tel、第5図はそ
の製造におけるエツチング領域を示した平面図である。
第4図において、1はGaAsの基板、2は基板1上に
ある真性AlGaAsのバッファ層、3はバッファ層2
上にありソース4、ドレイン5、チャネル領域6で構成
されメサ状に形成されたGaAsの活性領域、7.8は
それぞれ例えば金(Au)ゲルマニウム(Ge)からな
りソース4、ドレイン5を導出するソース電極、ドレイ
ン電極、9.10.1)はそれぞれゲート電極、ゲート
電極引出し部、ゲートパッドで、ゲート電極9はチャネ
ル領域6上にあり、この三者は例えばアルミニウム(A
1)で一体に形成されている。
ある真性AlGaAsのバッファ層、3はバッファ層2
上にありソース4、ドレイン5、チャネル領域6で構成
されメサ状に形成されたGaAsの活性領域、7.8は
それぞれ例えば金(Au)ゲルマニウム(Ge)からな
りソース4、ドレイン5を導出するソース電極、ドレイ
ン電極、9.10.1)はそれぞれゲート電極、ゲート
電極引出し部、ゲートパッドで、ゲート電極9はチャネ
ル領域6上にあり、この三者は例えばアルミニウム(A
1)で一体に形成されている。
この構造のGaAs−FETは、基板1上にバッファ層
2を形成する真性AlGaAs層と活性領域3を形成す
るGaAs層とをその順に成長させ、第5図に実線で示
す領域3aの外側、即ら、活性領域3を形成する領域の
外側を素子分離のために必要な充分な深さに、即ち該A
lGaAs層の第4図図示面2aまでメサエッチングし
て活性領域3のメサを形成し、続いて第5図に短破線で
示す領域9aの内側、即ち、ゲート電極9形成領域をエ
ツチング(ゲートリセス)してチャネル領域6を形成し
た後、電極など7.8.9.10.1)を形成すること
によって製造することが出来る。
2を形成する真性AlGaAs層と活性領域3を形成す
るGaAs層とをその順に成長させ、第5図に実線で示
す領域3aの外側、即ら、活性領域3を形成する領域の
外側を素子分離のために必要な充分な深さに、即ち該A
lGaAs層の第4図図示面2aまでメサエッチングし
て活性領域3のメサを形成し、続いて第5図に短破線で
示す領域9aの内側、即ち、ゲート電極9形成領域をエ
ツチング(ゲートリセス)してチャネル領域6を形成し
た後、電極など7.8.9.10.1)を形成すること
によって製造することが出来る。
上記製造の際、前記メサエッチングにおいては、^]G
aAsのエツチングレートがGaAsより大きいため、
例えば第4図fc)図示のように、活性領域3の斜面3
bよりバッファrg2の斜面2bの(’]斜が大きくな
り、前記ゲートリセスにおいては、エツチング速度が該
メサエッチングの際より遅くて前記エツチングレートの
差が更に大きくなるため、第4図fd1図丞のように、
バッファ層2の斜面2cは、斜面2bが挾られてアンダ
ーカット状になる。
aAsのエツチングレートがGaAsより大きいため、
例えば第4図fc)図示のように、活性領域3の斜面3
bよりバッファrg2の斜面2bの(’]斜が大きくな
り、前記ゲートリセスにおいては、エツチング速度が該
メサエッチングの際より遅くて前記エツチングレートの
差が更に大きくなるため、第4図fd1図丞のように、
バッファ層2の斜面2cは、斜面2bが挾られてアンダ
ーカット状になる。
この状態でゲート電極9、ゲート電極引出し部10、ゲ
ートパッド1)を形成すると、斜面2cがアンダーカッ
ト状であるため、ゲーI・電極9とゲート電極引出し部
10との繋がり部が細くなり、場合によっては断線する
と言う品質上の問題がある。
ートパッド1)を形成すると、斜面2cがアンダーカッ
ト状であるため、ゲーI・電極9とゲート電極引出し部
10との繋がり部が細くなり、場合によっては断線する
と言う品質上の問題がある。
C問題点を解決するための手段〕
上記問題点は、活性領域がバッファ層上にあってメサ状
をなし、ゲート電極引出し部を形成する面が、ソース電
極およびドレイン電極引出し部を形成する面と、ゲート
電極が該活性領域に接合する面との間の高さにある本発
明の半導体装置によて解決され、また、基板上にバッフ
ァ層を形成する第一の半導体層と活性領域を形成する第
二の半導体層とをその順に成長させる工程と、該活性領
域とゲート電極引出し部およびゲートパッドとを形成す
る領域を残して該第二の半導体層と該第一の半導体層の
厚さの一部とをエツチングする工程と、該ゲート電極引
出し部およびゲートパッドを形成する領域の該第二の半
導体層の厚さの一部をエツチングする工程と、該活性領
域におけるチャネル領域の厚さが所定の厚さになるまで
該チャネル領域上のゲート電極形成領域をエツチングす
るのに、該ゲート電極引出し部およびゲートバノ]゛を
形成する領域を含めて行う工程とを含んでなる本発明の
製造方法によって解決される。
をなし、ゲート電極引出し部を形成する面が、ソース電
極およびドレイン電極引出し部を形成する面と、ゲート
電極が該活性領域に接合する面との間の高さにある本発
明の半導体装置によて解決され、また、基板上にバッフ
ァ層を形成する第一の半導体層と活性領域を形成する第
二の半導体層とをその順に成長させる工程と、該活性領
域とゲート電極引出し部およびゲートパッドとを形成す
る領域を残して該第二の半導体層と該第一の半導体層の
厚さの一部とをエツチングする工程と、該ゲート電極引
出し部およびゲートパッドを形成する領域の該第二の半
導体層の厚さの一部をエツチングする工程と、該活性領
域におけるチャネル領域の厚さが所定の厚さになるまで
該チャネル領域上のゲート電極形成領域をエツチングす
るのに、該ゲート電極引出し部およびゲートバノ]゛を
形成する領域を含めて行う工程とを含んでなる本発明の
製造方法によって解決される。
本構成によれば、前記ゲート電極引出し部を形成する面
は、ソース電極およびドレイン電極引出し部を形成する
面、即ち、活性領域を形成する従来のメサエッチング底
面(メサ周囲の而で第4図図示面2a)よりゲート電極
が該活性領域に接合する面に近い高さにある。
は、ソース電極およびドレイン電極引出し部を形成する
面、即ち、活性領域を形成する従来のメサエッチング底
面(メサ周囲の而で第4図図示面2a)よりゲート電極
が該活性領域に接合する面に近い高さにある。
このため、ゲート電極引出し部形成面がバッファ層にあ
る場合は、ゲート電極とゲート電極引出し部との繋がり
部の斜面がアンダーカット状になるが、該繋がり部の段
差が従来より小さくなるので、ゲート電極とゲート電極
引出し部との繋がりは、従来のように細くなることがな
く断線の恐れは除去される。
る場合は、ゲート電極とゲート電極引出し部との繋がり
部の斜面がアンダーカット状になるが、該繋がり部の段
差が従来より小さくなるので、ゲート電極とゲート電極
引出し部との繋がりは、従来のように細くなることがな
く断線の恐れは除去される。
また、該形成面が活性領域を形成する半導体層にある場
合は、該形成面下の厚さがチャネル領域の厚さより薄く
なり、ゲートパッド形成面が同様である場合も含めて、
ゲート電極(即ちゲート電極引出し部およびゲートパッ
ド)に印加される電圧により該ゲート電極引出し部およ
びゲートパッド下の半導体層が常に空乏化される範囲で
あるならば、当該FETとしての機能を損なうことがな
く、然も、前記アンダーカット状の斜面を除去出来る。
合は、該形成面下の厚さがチャネル領域の厚さより薄く
なり、ゲートパッド形成面が同様である場合も含めて、
ゲート電極(即ちゲート電極引出し部およびゲートパッ
ド)に印加される電圧により該ゲート電極引出し部およ
びゲートパッド下の半導体層が常に空乏化される範囲で
あるならば、当該FETとしての機能を損なうことがな
く、然も、前記アンダーカット状の斜面を除去出来る。
この構造のFETの製造は、従来の一回のエツチングに
より活性領域のメサ状を形成する代わりに、前記ゲート
電極引出し部およびゲートパッドを形成する領域を包含
させ、ゲート電極形成領域のエツチング(ゲートリセス
)をも組み合わせた3回のエツチングにより活性領域の
メサ状を形成するようにして、活性@域を形成する半導
体層の厚さの一部のエツチングにより、ゲート電極とゲ
ート電極引出し部との段差を規定することにより可能で
ある。
より活性領域のメサ状を形成する代わりに、前記ゲート
電極引出し部およびゲートパッドを形成する領域を包含
させ、ゲート電極形成領域のエツチング(ゲートリセス
)をも組み合わせた3回のエツチングにより活性領域の
メサ状を形成するようにして、活性@域を形成する半導
体層の厚さの一部のエツチングにより、ゲート電極とゲ
ート電極引出し部との段差を規定することにより可能で
ある。
以下本発明によるGaAs−FETの構造およびその製
造方法の実施例を図により説明する。全図を通し同一符
号は同一対象物を示す。
造方法の実施例を図により説明する。全図を通し同一符
号は同一対象物を示す。
第1図はバッファ層に真性A]GaAsを使用したGa
As−FETの本発明による一実施例の構造を模式的に
示した平面図+a+および側断面図(bl〜tel、第
2図はその製造におけるエツチング領域を示した平面図
、第3図は同じく他の実施例の構造を模式的に示した側
断面図(81、山)である。
As−FETの本発明による一実施例の構造を模式的に
示した平面図+a+および側断面図(bl〜tel、第
2図はその製造におけるエツチング領域を示した平面図
、第3図は同じく他の実施例の構造を模式的に示した側
断面図(81、山)である。
第1図(al〜telはそれぞれ第4図(5)〜te+
に対応し、第1図図示のGaAs−FETの第4図図示
のものとのまたる相違点は、両図の図+d+、telそ
れぞれの比較から理解出来るように、ゲート電極引出し
部10およびゲートパッド1)を形成する面が、従来面
2aであったのが面12aに変わったことである。
に対応し、第1図図示のGaAs−FETの第4図図示
のものとのまたる相違点は、両図の図+d+、telそ
れぞれの比較から理解出来るように、ゲート電極引出し
部10およびゲートパッド1)を形成する面が、従来面
2aであったのが面12aに変わったことである。
即ち、面12aは、ゲート電極引出し部10およびゲー
トパッド1)の形成領域に限定されて、而2aより高い
位置に設けられ、従来のバッファ層2はバッファ層12
となっている。このためゲート電極9とデー1〜電極引
出し部10との繋がり部の斜面]、2cの段差が従来の
斜面2cより小さくなり、斜面12Cがアンダーカット
状であっても、該繋がり部が従来のように細くなること
がな(なり断線の恐れは除去される。
トパッド1)の形成領域に限定されて、而2aより高い
位置に設けられ、従来のバッファ層2はバッファ層12
となっている。このためゲート電極9とデー1〜電極引
出し部10との繋がり部の斜面]、2cの段差が従来の
斜面2cより小さくなり、斜面12Cがアンダーカット
状であっても、該繋がり部が従来のように細くなること
がな(なり断線の恐れは除去される。
なお、」二記変更に伴い、製造の都合でゲート電極引出
し部10形成領域の中の左右のドレイン5の間に、図f
c1図示のようにGaAs層13が残るが、当該GaA
s−PETの機能には影響ない。
し部10形成領域の中の左右のドレイン5の間に、図f
c1図示のようにGaAs層13が残るが、当該GaA
s−PETの機能には影響ない。
この構造のGaAs−FETの製造は、次のようにする
ことによって可能である。
ことによって可能である。
即ち、基板1上に従来と同様に真性AlGaAs層とG
aAsjiiとを成長させ、第2図に実線で示す領域1
4の外側、即ち、活性領域3形成領域3a、ゲート電極
引出し部10形成領域10a、ゲートパッド1)形成領
域1)aで構成される領域の外側を、素子分離のために
必要な充分な深さに、即ち該AlGaAs層の第1図図
示面2a (第4図図示面2aに同じ)まで第一のメサ
エッチングする。
aAsjiiとを成長させ、第2図に実線で示す領域1
4の外側、即ち、活性領域3形成領域3a、ゲート電極
引出し部10形成領域10a、ゲートパッド1)形成領
域1)aで構成される領域の外側を、素子分離のために
必要な充分な深さに、即ち該AlGaAs層の第1図図
示面2a (第4図図示面2aに同じ)まで第一のメサ
エッチングする。
次いで、第2図に長破線で示す領域15の内側、即ち、
ゲート電極引出し部】0形成領域]Oa、ゲートパッド
1)形成領域1)aで構成される領域を、第1図(C1
図示GaAs層13の厚さが次のゲートリセスで除去で
きる程度の厚さになるまで第二のメサエッチングする。
ゲート電極引出し部】0形成領域]Oa、ゲートパッド
1)形成領域1)aで構成される領域を、第1図(C1
図示GaAs層13の厚さが次のゲートリセスで除去で
きる程度の厚さになるまで第二のメサエッチングする。
なお、この第二のメサエッチングによる段差が、ゲート
電極9とゲート電極引出し部10との段差を規定する。
電極9とゲート電極引出し部10との段差を規定する。
続いて、第5図に短破線で示す領域]6の内側、即ち、
ゲート電極9形成領域9aとゲートパッド1)形成領域
1)aとゲート電極引出し部10形成領域1゜aの中の
両者を繋ぐ領域とで構成される領域をエツチング(ゲー
トリセス)して、チャネル領域6とゲート電極引出し部
10およびゲートパッド1)の形成面とを形成した後、
電極など7.8.9.10.1)を形成することによっ
て製造することが可能である。
ゲート電極9形成領域9aとゲートパッド1)形成領域
1)aとゲート電極引出し部10形成領域1゜aの中の
両者を繋ぐ領域とで構成される領域をエツチング(ゲー
トリセス)して、チャネル領域6とゲート電極引出し部
10およびゲートパッド1)の形成面とを形成した後、
電極など7.8.9.10.1)を形成することによっ
て製造することが可能である。
なお、第2図において、実線で示す領域14、長破線で
示す領域15、短破線で示す領域16におけるそれぞれ
のゲート電極引出し部10形成領域]Oa、ゲートパッ
ドII形成領域1)aは、実線、長破線、短破線が区別
出来るように異なった大きさで記載しであるが、それぞ
れ同一のものである。
示す領域15、短破線で示す領域16におけるそれぞれ
のゲート電極引出し部10形成領域]Oa、ゲートパッ
ドII形成領域1)aは、実線、長破線、短破線が区別
出来るように異なった大きさで記載しであるが、それぞ
れ同一のものである。
上記製造の際、ゲートリセスにおいては、従来と同様に
、バッファ層12にお4Jるゲート電極9とゲート電極
引出し部10との繋がり部の斜面12cもアンダーカッ
ト状になるが、この部分の段差が小さいことから、該繋
がり部において従来あった問題は解消する。
、バッファ層12にお4Jるゲート電極9とゲート電極
引出し部10との繋がり部の斜面12cもアンダーカッ
ト状になるが、この部分の段差が小さいことから、該繋
がり部において従来あった問題は解消する。
第3図(al、山)はそれぞれ第1図fdl、te+に
対応し、同図図示のGaAs−FETは、−1−記製造
における第二のメサエッチングを浅くし、ゲートリセス
に際してGaAs層13の厚さの一部(GaAs層17
)を残したものである。ここでは、第1図+d+図示の
ようなバッファ層12の斜面12cがないので、ゲート
電極9とゲート電極引出し部10との繋がり部には全く
問題がない。
対応し、同図図示のGaAs−FETは、−1−記製造
における第二のメサエッチングを浅くし、ゲートリセス
に際してGaAs層13の厚さの一部(GaAs層17
)を残したものである。ここでは、第1図+d+図示の
ようなバッファ層12の斜面12cがないので、ゲート
電極9とゲート電極引出し部10との繋がり部には全く
問題がない。
また、この場合のゲート電極引出し部10およびゲート
パッド1)の下のGaAs層17は、その厚さがチャネ
ル領域6の厚さより薄くて、ゲート電極9 (即ちゲー
ト電極引出し部lOおよびゲートパッドII)に印加さ
れる電圧により、ゲート電極引出し部10およびゲート
パッド1)の−Fが常に空乏化されるので、当該GaA
s−FETとしての機能を…なうこと4Jない。
パッド1)の下のGaAs層17は、その厚さがチャネ
ル領域6の厚さより薄くて、ゲート電極9 (即ちゲー
ト電極引出し部lOおよびゲートパッドII)に印加さ
れる電圧により、ゲート電極引出し部10およびゲート
パッド1)の−Fが常に空乏化されるので、当該GaA
s−FETとしての機能を…なうこと4Jない。
以上説明したように、本発明の構成によれば、ゲート電
極とゲート電極引出し部との繋がり部が従来のように細
くなることがなく、該繋がり部の断線の恐れが除去され
て、品質の高いGaAsFETの提供を可能にさせる効
果がある。・
極とゲート電極引出し部との繋がり部が従来のように細
くなることがなく、該繋がり部の断線の恐れが除去され
て、品質の高いGaAsFETの提供を可能にさせる効
果がある。・
図面において
第1図はバッファ層に真性^lGaAsを使用したGa
As−FETの本発明による一実施例の構造を模式的に
示した平面図fatおよび側断面図fb)〜tel、第
2図はその製造におけるエツチング領域を示した平面図
、 第3図は同じく他の実施例の構造を模式的に示した側断
面図fat、fbl、 第4図はバッファ層に真性AlGaAsを使用したGa
As−FETの従来の一般的な構造を模式的に示した平
面図(alおよび側断面図(b)〜tel、第5図はそ
の製造におけるエツチング領域を示した平面図である。 図中において、 1は基板、 2.12はバッファ層、3は
活性領域、 4はソース、5はドレイン、
6ばチャネル領域、7はソース電極、 8
はドレイン電極、9はゲート電極、 10はゲート
電極引出し部、1)はゲートパッド、 13.17は
GaAs層、2a、12aは面、 2b、 3
b、 3c、12cは斜面、3a、9a〜1)a1 14〜16は領域、 をそれぞれ示す。
As−FETの本発明による一実施例の構造を模式的に
示した平面図fatおよび側断面図fb)〜tel、第
2図はその製造におけるエツチング領域を示した平面図
、 第3図は同じく他の実施例の構造を模式的に示した側断
面図fat、fbl、 第4図はバッファ層に真性AlGaAsを使用したGa
As−FETの従来の一般的な構造を模式的に示した平
面図(alおよび側断面図(b)〜tel、第5図はそ
の製造におけるエツチング領域を示した平面図である。 図中において、 1は基板、 2.12はバッファ層、3は
活性領域、 4はソース、5はドレイン、
6ばチャネル領域、7はソース電極、 8
はドレイン電極、9はゲート電極、 10はゲート
電極引出し部、1)はゲートパッド、 13.17は
GaAs層、2a、12aは面、 2b、 3
b、 3c、12cは斜面、3a、9a〜1)a1 14〜16は領域、 をそれぞれ示す。
Claims (2)
- (1)活性領域がバッファ層上にあってメサ状をなし、
ゲート電極引出し部を形成する面が、ソース電極および
ドレイン電極引出し部を形成する面と、ゲート電極が該
活性領域に接合する面との間の高さにあることを特徴と
する半導体装置。 - (2)基板上にバッファ層を形成する第一の半導体層と
活性領域を形成する第二の半導体層とをその順に成長さ
せる工程と、該活性領域とゲート電極引出し部およびゲ
ートパッドとを形成する領域を残して該第二の半導体層
と該第一の半導体層の厚さの一部とをエッチングする工
程と、該ゲート電極引出し部およびゲートパッドを形成
する領域の該第二の半導体層の厚さの一部をエッチング
する工程と、該活性領域におけるチャネル領域の厚さが
所定の厚さになるまで該チャネル領域上のゲート電極形
成領域をエッチングするのに、該ゲート電極引出し部お
よびゲートパッドを形成する領域を含めて行う工程とを
含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15823584A JPS6136977A (ja) | 1984-07-28 | 1984-07-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15823584A JPS6136977A (ja) | 1984-07-28 | 1984-07-28 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6136977A true JPS6136977A (ja) | 1986-02-21 |
Family
ID=15667225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15823584A Pending JPS6136977A (ja) | 1984-07-28 | 1984-07-28 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6136977A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5041272A (en) * | 1989-12-08 | 1991-08-20 | Institute Of Research And Innovation | Method for removing nitrogen oxides from exhaust gases |
-
1984
- 1984-07-28 JP JP15823584A patent/JPS6136977A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5041272A (en) * | 1989-12-08 | 1991-08-20 | Institute Of Research And Innovation | Method for removing nitrogen oxides from exhaust gases |
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