JPS6135728B2

JPS6135728B2 -

Info

Publication number: JPS6135728B2
Application number: JP6548581A
Authority: JP
Inventors: Masahiko Nakajima
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-04-30
Filing date: 1981-04-30
Publication date: 1986-08-14
Also published as: JPS57181226A

Description

【発明の詳細な説明】本発明はアナログ信号をデイジタル信号に変換
するアナログ―デイジタル変換器（Ａ／Ｄ変換
器）に関し、特に出力デイジタル信号に対応した
アナログ電圧を出力するＤ／Ａ変換機能を内蔵さ
せた並列型Ａ／Ｄ変換器に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an analog-to-digital converter (A/D converter) that converts an analog signal to a digital signal, and in particular has a D/A conversion function that outputs an analog voltage corresponding to an output digital signal. This invention relates to a built-in parallel A/D converter.

従来、集積回路により高速かつ高精度のＡ／Ｄ
変換器を得る試みがなされているが、両方の要求
を満すＡ／Ｄ変換器を製作することは非常に困難
である。このため、12ビツト以上の高精度のＡ／
Ｄ変換器には２重積分型Ａ／Ｄ変換器が主に用い
られているが、変換速度（サンプリング周波数）
は高々1kHzまでしか達成できず、極めて低速で
あ。一方、変換速度が1kHz〜100kHzでは遂次比
較型Ａ／Ｄ変換器が主流となつているが、これを
集積化する場合、12ビツト精度のＡ／Ｄ変換器ま
でしか実現できない。また、100kHz以上の変換
速度を持つＡ／Ｄ変換器には並列型Ａ／Ｄ変換器
が主に用いられている。この並列型Ａ／Ｄ変換器
はアナログ信号を瞬時にデイジタル信号に変換で
きるため、変換速度は10MHz以上に高められる
が、分解能（１サンプルがデイジタル信号に変換
されるときのビツト数）が増えると飛躍的に素子
数が増えるため、集積化により得られる分解能は
高々８ビツトまでである。 Conventionally, high-speed and high-precision A/D using integrated circuits
Although attempts have been made to obtain converters, it is very difficult to fabricate an A/D converter that satisfies both requirements. For this reason, high-precision A/
Double integration type A/D converters are mainly used as D converters, but the conversion speed (sampling frequency)
can only achieve up to 1kHz at most, and is extremely slow. On the other hand, when the conversion speed is 1 kHz to 100 kHz, successive comparison type A/D converters are the mainstream, but when this is integrated, only 12-bit precision A/D converters can be realized. Further, parallel type A/D converters are mainly used as A/D converters having a conversion speed of 100 kHz or higher. This parallel A/D converter can instantly convert an analog signal to a digital signal, so the conversion speed can be increased to over 10MHz, but as the resolution (the number of bits when one sample is converted to a digital signal) increases, Since the number of elements increases dramatically, the resolution that can be obtained through integration is 8 bits at most.

ところで、最近デイジタル信号処理の進歩に従
い音声処理の分野においては、変換速度100k
Hz、分解能14ビツトのＡ／Ｄ変換器の必要性が増
加している。しかしながら、従来、この様な高速
で高精度のＡ／Ｄ変換を単一のＡ／Ｄ変換器で達
成することは非常に難しいため、第１図に示すよ
うに、２個の高速低分解能Ａ／Ｄ変換器とＤ／Ａ
変換器とサンプルホールド回路と減算器とを用い
て実現している。 By the way, with recent advances in digital signal processing, conversion speeds of 100K are increasing in the field of audio processing.
The need for Hz, 14-bit resolution A/D converters is increasing. However, conventionally, it has been very difficult to achieve such high-speed, high-precision A/D conversion with a single A/D converter, so two high-speed, low-resolution A/D converters have been used, as shown in Figure 1. /D converter and D/A
This is realized using a converter, a sample and hold circuit, and a subtracter.

詳しく述べると、端子１から入力されたアナロ
グ信号は一旦サンプルホールド回路２によりサン
プルホールドされる。このように保持された電圧
値は高速Ａ／Ｄ変換器３でデイジタル信号に変換
され、デイジタル出力端子７に出力される。例え
ば、Ａ／Ｄ変換器３がｎビツト（ｎは２以上の整
数）の場合、出力端子７にはｎビツトのデイジタ
ル信号が得られる。このデイジタル信号を高精度
のＤ／Ａ変換器４で元のアナログ信号に戻して原
信号との差を減算器５で求め、これを再びｍビツ
ト（ｍは２以上の整数）の高速Ａ／Ｄ変換器６を
通すことにより差分のデイジタル信号が得られ
る。すなわち、出力端子７には、上位ｎビツト、
端子８には下位ｍビツトの計（ｎ＋ｍ）ビツトの
デイジタル信号が得られる。例えば、ｎ＝ｍ＝８
と定めると、第１図に示す構成では16ビツトの
Ａ／Ｄ変換が可能となる。但し、多くの場合２〜
３ビツトは誤差キヤンセルに使用されるため、第
１図の構成では、13〜14ビツトのＡ／Ｄ変換器と
なる。また、変換速度はＡ／Ｄ変換器３および６
の変換速度、Ｄ／Ａ変換器４の変換速度および減
算器５の動作時間により決定されるが、Ａ／Ｄ変
換器３および６に並列型Ａ／Ｄ変換器を使用する
と、変換速度を100kHzに容易に高めることがで
きる。しかしながら第１図の構成においては、
Ａ／Ｄ変換器３および６は比較的低分解能でよい
が、Ｄ／Ａ変換器４は（ｎ＋ｍ）ビツトの精度が
必要なため、Ａ／Ｄ変換器３および６、Ｄ／Ａ変
換器４は個別の集積回路で構成され、ハードウエ
ア規模が単一Ａ／Ｄ変換器に較べて数倍大きくな
るという欠点がある。 More specifically, the analog signal input from the terminal 1 is once sampled and held by the sample and hold circuit 2. The voltage value thus held is converted into a digital signal by the high speed A/D converter 3 and output to the digital output terminal 7. For example, when the A/D converter 3 has n bits (n is an integer of 2 or more), an n-bit digital signal is obtained at the output terminal 7. This digital signal is returned to the original analog signal using a high-precision D/A converter 4, and the difference from the original signal is determined using a subtracter 5. By passing it through the D converter 6, a differential digital signal is obtained. That is, the output terminal 7 has the upper n bits,
At the terminal 8, a digital signal of total (n+m) bits, including the lower m bits, is obtained. For example, n=m=8
If this is determined, 16-bit A/D conversion is possible with the configuration shown in FIG. However, in many cases 2~
Since 3 bits are used for error cancellation, the configuration shown in FIG. 1 results in a 13 to 14 bit A/D converter. Also, the conversion speed is A/D converter 3 and 6.
The conversion speed is determined by the conversion speed of D/A converter 4, and the operating time of subtracter 5. However, if parallel A/D converters are used for A/D converters 3 and 6, the conversion speed can be increased to 100 kHz. can be easily increased. However, in the configuration shown in Figure 1,
A/D converters 3 and 6 may have relatively low resolution, but D/A converter 4 requires (n+m) bit accuracy. The disadvantage is that the A/D converter is composed of individual integrated circuits and the hardware size is several times larger than that of a single A/D converter.

本発明の目的は上述の欠点を除去した並列型
Ａ／Ｄ変換器を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a parallel A/D converter that eliminates the above-mentioned drawbacks.

本発明のＡ／Ｄ変換器は、入力アナログ信号を
サンプルして得たサンプル値を保持するサンプル
ホールド回路と：一端が第１の基準電源に接続さ
れ他端が第２の基準電源に接続され（２ⁿ⁺¹−
１）（ｎは２以上の整数）の抵抗から構成された
抵抗回路網と、この回路網の第１の予め定めた
（２ⁿ−１）個の抵抗接続点から取り出された（２
ⁿ−１）の基準電圧と前記サンプル値とをそれぞ
れ比較する２ⁿ−１の比較器と、これら比較器の
中の隣り合う比較器の出力の不一致を検出する２
ⁿの検出回路と、これら検出回路の出力からｎビ
ツトからなる上位ビツトを得るエンコーダと、前
記回路網の第２の予め定めた２ⁿの抵抗接続点に
それぞれ接続され前記検出回路の出力に応答して
開閉して前記上位デイジツトに対応する局部アナ
ログ信号を得る２ⁿのスイツチとから構成された
第１のアナログ・デイジタル変換部と：前記サン
プル値と前記局部アナログ信号との差を求める減
算手段と：この減算手段の出力をデイジタル変換
しｍビツト（ｍは２以上の整数）の下位ビツトを
得る第２のアナログ・デイジタル変換部とから構
成されたことを特徴とする。 The A/D converter of the present invention includes a sample hold circuit that samples an input analog signal and holds the sampled value; one end is connected to a first reference power source, and the other end is connected to a second reference power source. (2 ⁿ⁺¹ −
¹ ) (n is an integer greater than or equal to 2) resistor network, and (2
2. Compare the reference voltage of ⁿ -1) and the sample value respectively. 2. Detect discrepancy between the outputs of the ⁿ -1 comparators and adjacent ones of these comparators. 2.
ⁿ detection circuits, an encoder that obtains the upper bits of n bits from the outputs of these detection circuits, each connected to a second predetermined 2 ⁿ resistor connection point of the circuit network and responsive to the output of the detection circuit. a first analog-to-digital converter comprising ²ⁿ switches that open and close to obtain a local analog signal corresponding to the upper digit; and a subtractor for determining the difference between the sample value and the local analog signal. and a second analog-to-digital conversion section which digitally converts the output of the subtraction means to obtain m bits (m is an integer of 2 or more) of lower order bits.

次に本発明を図面を参照して詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.

第２図は本発明を３ビツトＡ／Ｄ変換器に適用
した一実施例を示す回路図で、第１図に示すサン
プルホールド回路２、減算器５および下位ビツト
決定用Ａ／Ｄ変換器６は図面の簡単化のために詳
略されている。第２図において、基準電圧群は端
子１０およびアース間に印加された基準電圧を抵
抗回路網１３により分圧することにより得られて
いる。この基準電圧群と端子９に印加された入力
アナログ信号とは比較器１４１〜１４７において
比較され、入力アナログ電圧が基準電圧よりも低
いと判定した比較器の出力は全て「０」、入力ア
ナログ電圧の方が高いと判定した比較器の出力は
全て「１」となる。この「０」と「１」の境界は
境界検出回路１５１〜１５８により検出される。
例えば、検出回路１５２は比較回路１４１および
１４２の出力がそれぞれ“０”および“１”であ
ることを検出する。同様に検出回路１５３〜１５
７は比較器１４２〜１４７における隣り合う比較
器の出力が“０”および“１”となる２個の比較
器を検出する。また、検出回路１５１は比較器１
４１〜１４７の全てが“１”であることを検出
し、検出回路１５８は比較器１４１〜１４７の全
てが“０”であることを検出する。なお、検出回
路１５８には、比較器１４７の出力のみが与えら
れるので、点線で示すように比較器１４７の出力
を直接スイツチ１２８に与えることにより検出回
路１５８は省略できる。 FIG. 2 is a circuit diagram showing an embodiment in which the present invention is applied to a 3-bit A/D converter, in which the sample hold circuit 2, subtracter 5, and A/D converter 6 for determining lower bits shown in FIG. are omitted for simplicity of drawing. In FIG. 2, the reference voltage group is obtained by dividing the reference voltage applied between terminal 10 and ground using resistor network 13. In FIG. This reference voltage group and the input analog signal applied to the terminal 9 are compared in comparators 141 to 147, and the outputs of the comparators that have determined that the input analog voltage is lower than the reference voltage are all "0", and the input analog voltage The outputs of the comparators that have determined that is higher are all "1". The boundary between "0" and "1" is detected by boundary detection circuits 151-158.
For example, the detection circuit 152 detects that the outputs of the comparison circuits 141 and 142 are "0" and "1", respectively. Similarly, detection circuits 153 to 15
7 detects two comparators in the comparators 142 to 147 in which the outputs of adjacent comparators are "0" and "1". The detection circuit 151 also includes a comparator 1
The detection circuit 158 detects that all of the comparators 41 to 147 are "1", and the detection circuit 158 detects that all of the comparators 141 to 147 are "0". Note that since only the output of the comparator 147 is applied to the detection circuit 158, the detection circuit 158 can be omitted by directly applying the output of the comparator 147 to the switch 128 as shown by the dotted line.

これら比較器１５１〜１５７の出力はエンコー
ダ１６により所定のデイジタル信号に変換され、
出力端子１７から出力される。ここで、基準電圧
１０の電圧を8V、入力アナログ電圧を2.8Vとす
ると、抵抗回路網１３で作られる基準電圧群は
0.5V、1.5V、2.5V3.5V4.5V、5.5Vおよび6.5Vと
なる。従つて、比較器１４５〜１４７の出力は
「１」となるが比較器１４１〜１４４は全て
「０」となり、境界検出回路１５５はこの「１」
と「０」の境界を検出する。この検出信号はエン
コーダ１６によりデイジタル信号に変換され出力
端子１７に“011”として出力される。 The outputs of these comparators 151 to 157 are converted into predetermined digital signals by the encoder 16,
It is output from the output terminal 17. Here, if the voltage of the reference voltage 10 is 8V and the input analog voltage is 2.8V, the reference voltage group created by the resistor network 13 is
0.5V, 1.5V, 2.5V3.5V4.5V, 5.5V and 6.5V. Therefore, the outputs of the comparators 145 to 147 are "1", but the comparators 141 to 144 are all "0", and the boundary detection circuit 155 outputs this "1".
Detects the boundary between and "0". This detection signal is converted into a digital signal by the encoder 16 and outputted to the output terminal 17 as "011".

次に、本発明の構成の特徴をなすＤ／Ａ変換に
ついて説明する。スイツチには出力デイジタル信
号に対応する電圧を抵抗回路網１３の分岐点から
１つ選択しアナログ出力端子１１から出力させ
る。抵抗回路網１３の分岐点は分解能が３ビツト
の場合は８個用いればよく、基準電圧１０が8V
の場合には、0V、1V、2V、3V、4V、5V、6V、
7Vの電圧分岐点が用いられる。従つて、デイジ
タル信号“011”に対応する電圧3Vが第２図に示
すスイツチ１２５を介して出力端子１１に導びか
れる。このとき、スイツチ１２５以外は全て遮断
状態となる。スイツチ１２の制御は境界検出回路
１５の出力を用いているため、Ｄ／Ａ変換に必要
不可欠な構成要素子はスイツチだけですむ。ま
た、Ｄ／Ａ変換がエンコーダー１６の手前に設け
られている境界検出回路１５の出力により制御さ
れるためデイジタル出力端子１７とアナログ出力
端子１１とからほぼ同時に出力が生じる。また、
Ａ／Ｄ変換回路の基準電圧群を作る抵抗回路網１
３とＤ／Ａ変換用電圧源用抵抗とを共用させてい
るため、Ａ／Ｄ変換とＤ／Ａ変換との整合がきわ
めてよくなる。第２図の実施例では、３ビツトの
Ａ／Ｄ変換器を例にとり説明したが、８ビツトの
場合には比較器は2⁸−１＝255個必要となる。従
つて、本発明のＡ／Ｄ変換器２個とサンプルホー
ルド回路と減算器とを用いれば容易に13〜14ビツ
トの分解能を有する高速Ａ／Ｄ変換器を達成でき
る。また、本発明のＡ／Ｄ変換器を集積化したと
きには、スイツチ１２のみの付加によりＤ／Ａ変
換部（第１図４）をＡ／Ｄ変換部（第１図３）に
組込めるため、チツプ面積の増加はわずかです
む。 Next, D/A conversion, which is a feature of the configuration of the present invention, will be explained. The switch selects one voltage corresponding to the output digital signal from the branch points of the resistor network 13 and outputs it from the analog output terminal 11. If the resolution is 3 bits, eight branch points of the resistor network 13 may be used, and if the reference voltage 10 is 8V.
In the case of 0V, 1V, 2V, 3V, 4V, 5V, 6V,
A voltage branch of 7V is used. Therefore, a voltage of 3V corresponding to the digital signal "011" is guided to the output terminal 11 via the switch 125 shown in FIG. At this time, everything except the switch 125 is in a cut-off state. Since the output of the boundary detection circuit 15 is used to control the switch 12, only the switch is required as an essential component for D/A conversion. Further, since the D/A conversion is controlled by the output of the boundary detection circuit 15 provided before the encoder 16, outputs are generated from the digital output terminal 17 and the analog output terminal 11 almost simultaneously. Also,
Resistor network 1 that creates a reference voltage group for the A/D conversion circuit
3 and the voltage source resistor for D/A conversion, the matching between A/D conversion and D/A conversion is extremely good. In the embodiment shown in FIG. 2, a 3-bit A/D converter is used as an example, but in the case of an 8-bit converter, 2 ⁸ -1=255 comparators are required. Therefore, by using two A/D converters, a sample-and-hold circuit, and a subtracter of the present invention, a high-speed A/D converter having a resolution of 13 to 14 bits can be easily achieved. Furthermore, when the A/D converter of the present invention is integrated, the D/A converter (FIG. 1, 4) can be incorporated into the A/D converter (FIG. 1, 3) by adding only the switch 12. The increase in chip area is minimal.

以上のように、本発明によれば、高速・高精度
のＡ／Ｄ変換器の容易・安価な製造および小型
化・経済化を達成できる。 As described above, according to the present invention, a high-speed, high-precision A/D converter can be manufactured easily and inexpensively, and can be made smaller and more economical.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のＡ／Ｄ変換器のブロツク図およ
び第２図は本発明の一実施例を示す回路図であ
る。第１図および第２図において、１…アナログ入
力、２…サンプルホールド回路、３…上位ビツト
決定用Ａ／Ｄ変換器、４…Ｄ／Ａ変換器、５…減
算器、６…下位ビツト決定用Ａ／Ｄ変換器、７…
上位ビツトデイジタル出力、８…下位ビツトデイ
ジタル出力、９…アナログ入力端子、１０…基準
電圧印加端子、１１…アナログ出力端子、１２１
〜１２８…スイツチ、１３…抵抗回路網、１４１
〜１４７…比較器、１５１〜１５８…境界判別回
路、１６…エンコーダ、１７…出力端子。 FIG. 1 is a block diagram of a conventional A/D converter, and FIG. 2 is a circuit diagram showing an embodiment of the present invention. In FIG. 1 and FIG. 2, 1...analog input, 2...sample hold circuit, 3...A/D converter for upper bit determination, 4...D/A converter, 5...subtractor, 6...lower bit determination A/D converter for 7...
Upper bit digital output, 8... Lower bit digital output, 9... Analog input terminal, 10... Reference voltage application terminal, 11... Analog output terminal, 121
~128...Switch, 13...Resistance network, 141
~147... Comparator, 151-158... Boundary discrimination circuit, 16... Encoder, 17... Output terminal.

Claims

【特許請求の範囲】１入力アナログ信号をサンプルして得たサンプ
ル値を保持するサンプルホールド回路と：一端が第１の基準電源に接続され他端が第２の
基準電源に接続され（２ⁿ⁺¹−１）（ｎは２以上の
整数）の抵抗から構成された抵抗回路網と、この
回路網の第１の予め定めた（２ⁿ−１）個の抵抗
接続点から取り出された（２ⁿ−１）の基準電圧
と前記サンプル値とをそれぞれ比較する（２ⁿ−
１）の比較器と、これら比較器の中の隣り合う比
較器の出力の不一致を検出する２ⁿの検出回路
と、これら検出回路の出力からｎビツトからなる
上位ビツトを得るエンコーダと、前記回路網の第
２の予め定めた２ⁿの抵抗接続点にそれぞれ接続
され前記検出回路の出力に応答して開閉して前記
上位デイジツトに対応する局部アナログ信号を得
る２ⁿのスイツチとから構成された第１のアナロ
グ・デイジタル変換部と；前記サンプル値と前記局部アナログ信号との差
を求める減算手段と；この減算手段の出力をデイジタル変換しｍビツ
ト（ｍは２以上の整数）の下位ビツトを得る第２
のアナログ・デイジタル変換部とから構成された
ことを特徴とするアナログ・デイジタル変換器。[Claims] 1. A sample hold circuit that samples an input analog signal and holds a sample value obtained by sampling an input analog signal ^{. +1} −1) (n is an integer of 2 or more) resistors, and a resistor network (n is an integer of 2 or more) taken out from the first predetermined (2 ⁿ −1) resistor connection points of this network. The reference voltage of (2 ⁿ -1) and the sample value are compared respectively (2 ⁿ -1).
1) a comparator, 2 ⁿ detection circuits for detecting discrepancy between the outputs of adjacent comparators among these comparators, an encoder for obtaining n upper bits from the outputs of these detection circuits, and the circuit described above. 2n switches each connected to a second predetermined ²ⁿ resistor connection point of the network and opened and closed in response to the output of the detection circuit to obtain a local analog signal corresponding to the upper ^digit . a first analog-to-digital conversion section; a subtraction means for calculating the difference between the sample value and the local analog signal; digitally converting the output of the subtraction means and converting the lower bits of m bits (m is an integer of 2 or more); get second
An analog-to-digital converter comprising: an analog-to-digital converter;