JPS6135609A - 位相可変回路 - Google Patents

位相可変回路

Info

Publication number
JPS6135609A
JPS6135609A JP15820884A JP15820884A JPS6135609A JP S6135609 A JPS6135609 A JP S6135609A JP 15820884 A JP15820884 A JP 15820884A JP 15820884 A JP15820884 A JP 15820884A JP S6135609 A JPS6135609 A JP S6135609A
Authority
JP
Japan
Prior art keywords
output
circuit
ecl
emitter
section
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP15820884A
Other languages
English (en)
Other versions
JPH0220171B2 (ja
Inventor
Tatsuro Yoshimura
吉村　達郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP15820884A priority Critical patent/JPS6135609A/ja
Priority to CA000487051A priority patent/CA1250349A/en
Priority to KR1019850005294A priority patent/KR890005233B1/ko
Priority to US06/758,391 priority patent/US4717843A/en
Priority to AU45310/85A priority patent/AU560278B2/en
Priority to DE8585305296T priority patent/DE3570025D1/de
Priority to EP85305296A priority patent/EP0176184B1/en
Priority to BR8503564A priority patent/BR8503564A/pt
Priority to ES545591A priority patent/ES8609848A1/es
Publication of JPS6135609A publication Critical patent/JPS6135609A/ja
Publication of JPH0220171B2 publication Critical patent/JPH0220171B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131—Digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00323—Delay compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00163—Layout of the delay element using bipolar transistors
    • H03K2005/00176—Layout of the delay element using bipolar transistors using differential stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00163—Layout of the delay element using bipolar transistors
    • H03K2005/00182—Layout of the delay element using bipolar transistors using constant current sources

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Pulse Circuits (AREA)
  • Networks Using Active Elements (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ＥＣＬ回路を含む論理回路における位相可変
回路に関する。
（ロ）従来の技術 クロック同期型の情報処理装置においては、装置内のラ
ッチに所望の位相を持ったクロック信号を分配する必要
がある。そのため一般には、クロック分配回路に、タッ
プで遅延（Ｄｅｌａｙ）値を調整できる遅延線（Ｄｅｌ
ａｙ　　１ｉｎｅ）や長さを変えて遅延値を調整できる
ディスクリート線（ペア線、細線、同軸ケーブル等）を
用いて所望のクロックの位相を得ていた。
（ハ）発明が解決しようとする問題点 しかしながら、情報処理装置が高密度に実装されたＬＳ
Ｉで構成されてくると、そのような遅延線やディスクリ
ート線等を実装するスペースがなくなり、ＬＳＩ内のゲ
ートによって位相を調整（可変に）できる回路が望まれ
ている。
（ニ）問題点を解決するための手段 上記の点を解決するために本発明は複数のエミッタ出力
回路部を有するＥＣＬ回路を含む論理回路において、上
記ＥＣＬ回路の複数のエミッタ出力回路部のうち１つの
エミッタ出力回路部を通常の出力回路部として使用する
とともに、上記通常の出力回路部以外のエミッタ出力回
路部のうちの少なくとも１つのエミッタ出力回路部に容
量を付加し、さらに上記ＥＣＬ回路とは別にもうけられ
る制御用ＥＣＬ回路のエミッタ出力回路部を上記容量を
付加されたエミッタ出力回路部にエミッタ・ドット形式
にて接続し、上記制御用ＥＣＬ回路の入力レベルを変化
させることにより当該制御用ＥＣＬ回路のエミッタ出力
回路部の電位を変化させ、これにより上記複数のエミッ
タ出力回路一部を有するＥＣＬ回路に関して、その入力
部から上記通常の出力回路部までの信号伝搬遅延時間を
可変に制御するよう構成したことを特徴とする。
（ホ）作用 本発明は、２つ以上のマルチ出力をもつＥＣＬ回路にお
いて、着目出力以外の出力に付加容量をつけ、さらに着
目出力以外の出力と制御用ＥＣＬ回路の制御出力とのエ
ミッタ・ドット出力回路を構成させてその出力をタイア
ップさせたり、させ−なかったりできるようにし、その
操作により入力から着目出力までの信号伝搬遅延時間を
可変にできるようにしたものである。
（へ）実施例 第２図は、１人カー２−ＯＲ出力（７）ＥＣＬゲートの
シンボル図であり、第３図は第２図図示ゲートの内部構
成例である。第３図において、１〜４はトランジスタ、
５は電流源、６〜９は抵抗、１０はトランジスタ４のベ
ース、エミッタ間の容量（Ｃ銭）　、　Ｖｃｃ　、　Ｖ
ｅ６は電源、　ｖｗ；−は基準電源である。
第１ＷＪは、第２図、第３ＷＪ図、示（７）ＥＣＬゲー
トを用いて構成した本発明による１実施例の位相可変回
路である。
力、１−ＯＲ出力のコントロールゲート、１３は付加容
量（Ｃ）、１４は入力部、１５は出力（着目出力）部、
１６はコントロール入力部である。
第１図の回路構成をとることにより、入力から着目出力
までの信号伝搬遅延時間を変化させることができる。
これは、ＥＣＬゲート１１のトランジスタ４のヘース、
エミッタ間の容量Ｃ（至）力１当該トランジスタ４を流
れる電流にほぼ比例して増減することによる。すなわち
、コントロール入力部１６のレベルがＨｔｏｇ　ｈ″の
ときは、ＥＣＬゲート１１の出力２のレベルがエミッタ
・ドット結合されているコントロールゲート１２のエミ
ッタ出力によって“Ｈｉｇｈ”レベルにタイアップされ
ているため、トランジスタ４には電流が流れず、トラン
ジスタ４の０％の値は小さなものとなっている。
一方、コントロール入力部１６のレベ゛ルが“Ｌｏｗ”
のときは、トランジスタ４に電流が流れ、当該トランジ
スタ４のＣ隊が大きくなり、着目出力部１５を有するト
ランジスタ３のベース端子には、該Ｃ％を介して付加容
量（Ｃ）１３が接続された形となり、着目出力部１５に
おける電圧変化がゆるやかになり、結果として信号伝播
遅延時間が大となる。この時間の増分（Δ’ｒｐ　ｄ）
は付加容量（Ｃ）１３の値を変えることによってコント
ロールすることができる。なお、この付加容量は、ＬＳ
Ｉ内において配線パターンの長さを変えることによりコ
ントロールできる。第４図は、第１図図示実施例におけ
るタイムチャート例である。
５図に示すように３本のＯＲ出力を有するものを用いて
もよい。第５図において、２０は１人力、３−ＯＲ出力
のＥＣＬゲート、２１．２２はそれぞれ１人力、１−Ｏ
Ｒ出力のコントロールゲート、２３．２４は付加容量（
Ｃｔ　、　　Ｃｚ　）である。
第５図の実施例においては、Ｃｓ　、　　Ｃｚ　　Ｏ値
を変えておけば、コントロール信号１．２によって遅延
時間幅を変化させることができる。
さらにまた、第６図に示すように９着目ゲートとしてＮ
ＯＲ出力を有するものを用いても、同様な効果が得られ
る。
第６図において２５は１人力、２−ＮＯＲ出力のＥＣＬ
ゲート、２６は１人力、１−ＯＲ出力のコントロールゲ
ート、２７は付加容量である。
第７図は、第６図図示実施例におけるタイムチャート例
である。
（ト）発明の効果 本発明によれば、ＬＳＩ等の内部回路で容易に信号の位
相を可変にすることが可能となり、装置の小型化等の利
点が得られる。
【図面の簡単な説明】
第１図は本発明による１実施例の位相可変回路第２図は
１人力、２−ＯＲ出力のＥＣＬゲートのシンボル図、第
３図は第２図図示ゲートの内部構成例、第４図は第１図
図示実施例におけるタイムチャート例、第５図は本発明
による他の実施例を示す図、第６図は本発明によるさら
に他の実施例を示を図、第７図は第６図図示実施例にお
けるタイムチャート例である。 芽ｆ図 ηや ＥＥ ｇＪ３図 Ｖ４図 ｖ５図 ｙＰｂ　図 察７図

Claims (1)

    【特許請求の範囲】
  1. 複数のエミッタ出力回路を有するＥＣＬ回路を含む論理
    回路において、上記ＥＣＬ回路の複数のエミッタ出力回
    路部のうちの１つのエミッタ出力回路部を通常の出力回
    路部として使用するとともに、上記通常の出力回路部以
    外のエミッタ出力回路部のうち少なくとも１つのエミッ
    タ出力回路部に容量を付加し、さらに上記ＥＣＬ回路と
    は別にもうけられる制御用ＥＣＬ回路のエミッタ出力回
    路部を上記容量を付加されたエミッタ出力回路部にエミ
    ッタ・ドット形式にて接続し、上記制御用ＥＣＬ回路の
    入力レベルを変化させることにより当該制御用ＥＣＬ回
    路のエミッタ出力回路部の電位を変化させ、これにより
    上記複数のエミッタ出力回路部を有するＥＣＬ回路に関
    して、その入力部から上記通常の出力回路部までの信号
    伝搬遅延時間を可変に制御するよう構成したことを特徴
    とする位相可変回路。
JP15820884A 1984-07-28 1984-07-28 位相可変回路 Granted JPS6135609A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP15820884A JPS6135609A (ja) 1984-07-28 1984-07-28 位相可変回路
CA000487051A CA1250349A (en) 1984-07-28 1985-07-18 Phase changing circuit
KR1019850005294A KR890005233B1 (ko) 1984-07-28 1985-07-24 위상 변경 회로
US06/758,391 US4717843A (en) 1984-07-28 1985-07-24 Phase changing circuit
AU45310/85A AU560278B2 (en) 1984-07-28 1985-07-24 Phase shift circuit
DE8585305296T DE3570025D1 (en) 1984-07-28 1985-07-25 A phase changing circuit
EP85305296A EP0176184B1 (en) 1984-07-28 1985-07-25 A phase changing circuit
BR8503564A BR8503564A (pt) 1984-07-28 1985-07-26 Circuito variador de fase
ES545591A ES8609848A1 (es) 1984-07-28 1985-07-26 Un circuito de variacion de fase en un circuito logico

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15820884A JPS6135609A (ja) 1984-07-28 1984-07-28 位相可変回路

Publications (2)

Publication Number Publication Date
JPS6135609A true JPS6135609A (ja) 1986-02-20
JPH0220171B2 JPH0220171B2 (ja) 1990-05-08

Family

ID=15666641

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15820884A Granted JPS6135609A (ja) 1984-07-28 1984-07-28 位相可変回路

Country Status (9)

Country Link
US (1) US4717843A (ja)
EP (1) EP0176184B1 (ja)
JP (1) JPS6135609A (ja)
KR (1) KR890005233B1 (ja)
AU (1) AU560278B2 (ja)
BR (1) BR8503564A (ja)
CA (1) CA1250349A (ja)
DE (1) DE3570025D1 (ja)
ES (1) ES8609848A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62250713A (ja) * 1986-04-23 1987-10-31 Fujitsu Ltd 可変遅延回路
JPH0550834U (ja) * 1991-12-05 1993-07-02 株式会社アドバンテスト 微小可変遅延回路
US5343348A (en) * 1991-04-03 1994-08-30 Victor Company Of Japan, Ltd. Actuator for displacing a magnetic head

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1218193B (it) * 1986-12-12 1990-04-12 Grass Valley Group Circuito di compensazione del ritardo di commutazione in interdizione ad esempio di diodi led
US5548236A (en) * 1987-02-20 1996-08-20 Pixel Instruments Phase shifting apparatus and method with frequency multiplication
JPS63238713A (ja) * 1987-03-26 1988-10-04 Oki Electric Ind Co Ltd 遅延回路
US4812687A (en) * 1988-07-13 1989-03-14 International Business Machines Corporation Dual direction integrating delay circuit
US5376849A (en) * 1992-12-04 1994-12-27 International Business Machines Corporation High resolution programmable pulse generator employing controllable delay
US7132868B2 (en) * 2001-06-27 2006-11-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5382142A (en) * 1976-12-27 1978-07-20 Fujitsu Ltd Clock distributing system
JPS5391443A (en) * 1977-01-20 1978-08-11 Kubota Ltd Hot-water controlling apparatus for hot-water tank
JPS56156026A (en) * 1980-05-02 1981-12-02 Hitachi Ltd Composite logical circuit
JPS58108824A (ja) * 1981-12-23 1983-06-29 Fujitsu Ltd Ｅｃｌ型遅延回路
JPS594231A (ja) * 1982-06-30 1984-01-11 Hitachi Ltd 高速論理回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62250713A (ja) * 1986-04-23 1987-10-31 Fujitsu Ltd 可変遅延回路
US5343348A (en) * 1991-04-03 1994-08-30 Victor Company Of Japan, Ltd. Actuator for displacing a magnetic head
JPH0550834U (ja) * 1991-12-05 1993-07-02 株式会社アドバンテスト 微小可変遅延回路

Also Published As

Publication number Publication date
EP0176184A1 (en) 1986-04-02
JPH0220171B2 (ja) 1990-05-08
AU560278B2 (en) 1987-04-02
KR890005233B1 (ko) 1989-12-18
AU4531085A (en) 1986-02-06
US4717843A (en) 1988-01-05
ES545591A0 (es) 1986-09-01
EP0176184B1 (en) 1989-05-03
DE3570025D1 (en) 1989-06-08
CA1250349A (en) 1989-02-21
BR8503564A (pt) 1986-04-22
ES8609848A1 (es) 1986-09-01
KR860001643A (ko) 1986-03-20

Similar Documents

Publication Publication Date Title
KR100381987B1 (ko) 가변임피던스출력버퍼
US5894238A (en) Output buffer with static and transient pull-up and pull-down drivers
CN105446923B (zh) 具有上拉升压器和下拉升压器的差分驱动器
KR100932548B1 (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
JPS6135609A (ja) 位相可変回路
US20040036512A1 (en) Variable drive current driver circuit
JPH06284010A (ja) バッファ速度の自動制御
JP2022008539A (ja) 信号レベル変換回路および表示駆動デバイス
JP3288727B2 (ja) 出力回路
JPH0334566A (ja) Ｃｍｏｓ―ｅｃｌ出力バッハァ回路
US6218884B1 (en) Cancellation of Ron resistance for switching transistor in LVDS driver output
JP2008147940A (ja) 半導体集積回路
US7667531B2 (en) Signal transmission circuit
US6366520B1 (en) Method and system for controlling the slew rate of signals generated by open drain driver circuits
JPH07212211A (ja) 出力バッファ回路
US7312637B2 (en) Enhanced timing margin memory interface
US20060139098A1 (en) Differential amplifier
JP4540827B2 (ja) ドライバ回路および信号伝送システム
KR100389985B1 (ko) 병렬 데이터를 직렬 데이터로 변환시키는 데이터 변환 회로
KR100924016B1 (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
JP3015069B2 (ja) 半導体集積回路装置
JPH0514173A (ja) しきい値可変バツフア回路
EP0385018A2 (en) MOS analog amplifier
KR20040058661A (ko) 반도체메모리장치의 레벨변환회로
JPS6356723B2 (ja)