JPS594231A - 高速論理回路 - Google Patents
高速論理回路Info
- Publication number
- JPS594231A JPS594231A JP11173082A JP11173082A JPS594231A JP S594231 A JPS594231 A JP S594231A JP 11173082 A JP11173082 A JP 11173082A JP 11173082 A JP11173082 A JP 11173082A JP S594231 A JPS594231 A JP S594231A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- input signal
- transistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル論理回路に係シ、特にコンピュータ
等の超高速論理動作を必要とする分野に好適な高速論理
回路に関する。
等の超高速論理動作を必要とする分野に好適な高速論理
回路に関する。
近年ますます論理回路の高速化が望まれている。
従来から論理回路を高速化する常套手段として、寄生容
量の充放電を速く完了させるために信号振幅を小さくす
るとか、能動素子に流す電流を大きくするとか、あるい
は各素子を微細に作ることで寄生容量を小さくし伝搬時
間を小さくすることが考えられているが、マージンの確
保や消費電力の制限、あるいは微細加工技術の制限のた
めに、上記の方法にはおのずと限界がある。従来、高速
論理回路としては、いわゆるエミッタ結合論理回路（Ｅ
ＣＬ回路）が多く用いられてきた。第１図に、この回路
の主要部である電流切換え部（カレントスイッチと称す
る）を示す。出力電圧は２個の入力端子１２．１３に加
えられる電圧の比較によって決定され乙。通常、一方の
入力端子に基準電圧ＶＢＢを与え、他方の入力端子にの
み入力信号を印加する。このため、入力が切換わる際、
入力信号電圧が基準電圧に達するまでの時間は電流は切
換わらず回路の切換わり動作が遅れてしまう。このよう
な遅れを小さくするためＶＢＢは与えないで、入力端子
１２．１３に互いに反転した入力信号を加えるいわゆる
差動入力する方法をとることもめる。しかし、差動人力
は、単独では否定以外の論理が取れず、他の論理が取れ
る論理回路との混在使用が必要となる。また、差動入力
では１一般的には信号振幅を小さくするので他の論理回
路と直接結合できない。
量の充放電を速く完了させるために信号振幅を小さくす
るとか、能動素子に流す電流を大きくするとか、あるい
は各素子を微細に作ることで寄生容量を小さくし伝搬時
間を小さくすることが考えられているが、マージンの確
保や消費電力の制限、あるいは微細加工技術の制限のた
めに、上記の方法にはおのずと限界がある。従来、高速
論理回路としては、いわゆるエミッタ結合論理回路（Ｅ
ＣＬ回路）が多く用いられてきた。第１図に、この回路
の主要部である電流切換え部（カレントスイッチと称す
る）を示す。出力電圧は２個の入力端子１２．１３に加
えられる電圧の比較によって決定され乙。通常、一方の
入力端子に基準電圧ＶＢＢを与え、他方の入力端子にの
み入力信号を印加する。このため、入力が切換わる際、
入力信号電圧が基準電圧に達するまでの時間は電流は切
換わらず回路の切換わり動作が遅れてしまう。このよう
な遅れを小さくするためＶＢＢは与えないで、入力端子
１２．１３に互いに反転した入力信号を加えるいわゆる
差動入力する方法をとることもめる。しかし、差動人力
は、単独では否定以外の論理が取れず、他の論理が取れ
る論理回路との混在使用が必要となる。また、差動入力
では１一般的には信号振幅を小さくするので他の論理回
路と直接結合できない。
本発明の目的は、従来のカレントスイッチ回路に比べ、
回路遅延時間と立ち上りおよび立ち下シ時間を大幅に短
縮できる論理回路を提供することにある。
回路遅延時間と立ち上りおよび立ち下シ時間を大幅に短
縮できる論理回路を提供することにある。
本発明は、第１図に示す従来のカレントスイッチ回路１
６において、単に基準電源ＶＢＨに接続していたトラン
ジスタ２のベース側に新たに微分回路を設け、抵抗素子
を介して基準電源に接続し、さらに入力信号を反転した
信号を容量素子を介して印加することによって、上記ト
ランジスタのベースに、基準電圧の他に、入力信号の逆
相の微分信号を重畳して印加したものである。これによ
り、交流的には、実質的に、入力信号の立ち上りおよび
立ち下９時間を１／２にした場合と同等な動作をさせる
ことになるため、出力信号の立ち上りおよび立ち下り時
間を短縮でき、さらに、回路の遅延時間を短縮できる。
６において、単に基準電源ＶＢＨに接続していたトラン
ジスタ２のベース側に新たに微分回路を設け、抵抗素子
を介して基準電源に接続し、さらに入力信号を反転した
信号を容量素子を介して印加することによって、上記ト
ランジスタのベースに、基準電圧の他に、入力信号の逆
相の微分信号を重畳して印加したものである。これによ
り、交流的には、実質的に、入力信号の立ち上りおよび
立ち下９時間を１／２にした場合と同等な動作をさせる
ことになるため、出力信号の立ち上りおよび立ち下り時
間を短縮でき、さらに、回路の遅延時間を短縮できる。
以下、図面を参照して本発明の実施例について詳細に説
明する。
明する。
本発明の第１の実施例を第２図に示す。これは、第１図
におけるカレントスイッチ１６と抵抗素子１７、容量素
子１８からなる微分回路とから構成される。
におけるカレントスイッチ１６と抵抗素子１７、容量素
子１８からなる微分回路とから構成される。
次に、本実施例の動作について説明する。第３図は本発
明の高速論理口論の動作及び効果を示す図である。同図
において２１，２２，２３．２４はそれぞれ、第２図に
おけるＶＢｌ、ＶＢ２゜ＶＢ３．ＶＯ２（７）電圧波形
でおり、２５はｍ１図における逆相出力電圧波形である
。ＶＨ，ＶＬ。
明の高速論理口論の動作及び効果を示す図である。同図
において２１，２２，２３．２４はそれぞれ、第２図に
おけるＶＢｌ、ＶＢ２゜ＶＢ３．ＶＯ２（７）電圧波形
でおり、２５はｍ１図における逆相出力電圧波形である
。ＶＨ，ＶＬ。
ＶＢ Ｂ ｕ 論理のハイレベル、ローレベル及び基準
Ｅ圧をそれぞれ示す。いま、第３図において回路の遅延
時間を入力信号振幅の５０％値から出力信号振幅の５０
％値までの時間と定義し、第１図に示ノ す従来の回路構成で入力信号２１から出力信号２５まで
の遅延時間をｔ ｐｄ ｏｕ ｔ とする。このとき、
第２図に示す本発明の回路では、トランジスターのベー
ス電圧は同相入力信号電圧２１そのものであるが、トラ
ンジスタ２０ペース電圧は逆相入力信号電圧２２の微分
信号２３になるため、回路の動作開始点は従来は点Ｂで
あったのが点Ａになり、時間Δｔだけ早く動作が開始す
る。従って、本実施例によれば、入力信号２１から出力
信号２４までの遅延時間ｔｐｄｏｕｔはほぼｔ ｐｄ
ｏｕ ｔ−Δｔとなる。
Ｅ圧をそれぞれ示す。いま、第３図において回路の遅延
時間を入力信号振幅の５０％値から出力信号振幅の５０
％値までの時間と定義し、第１図に示ノ す従来の回路構成で入力信号２１から出力信号２５まで
の遅延時間をｔ ｐｄ ｏｕ ｔ とする。このとき、
第２図に示す本発明の回路では、トランジスターのベー
ス電圧は同相入力信号電圧２１そのものであるが、トラ
ンジスタ２０ペース電圧は逆相入力信号電圧２２の微分
信号２３になるため、回路の動作開始点は従来は点Ｂで
あったのが点Ａになり、時間Δｔだけ早く動作が開始す
る。従って、本実施例によれば、入力信号２１から出力
信号２４までの遅延時間ｔｐｄｏｕｔはほぼｔ ｐｄ
ｏｕ ｔ−Δｔとなる。
また、微分回路の時定数を十分に太き（、ＶＢＢをＶＨ
とＶＬの中間値にすれば、入力信号の立ち上なり、回路
の遅延時間を人力信号の立ち上がりあくすることができ
る。また、従来の回路の入力にを印加した場合と同等の
動作となるため、波形整形効果が太きくなシ、本実施例
の出力信号２４の立ち上がシおよび立ち下がシ時間を従
来回路の出力信号２５より小さくできる。さらに、特に
回路の高速化を望まない場合には、逆相入力を使用しな
いで従来の論理回路として扱うことができ、また、信号
振幅は変らないので、他の論理回路との混在使用が可能
である。
とＶＬの中間値にすれば、入力信号の立ち上なり、回路
の遅延時間を人力信号の立ち上がりあくすることができ
る。また、従来の回路の入力にを印加した場合と同等の
動作となるため、波形整形効果が太きくなシ、本実施例
の出力信号２４の立ち上がシおよび立ち下がシ時間を従
来回路の出力信号２５より小さくできる。さらに、特に
回路の高速化を望まない場合には、逆相入力を使用しな
いで従来の論理回路として扱うことができ、また、信号
振幅は変らないので、他の論理回路との混在使用が可能
である。
次に、本発明による他の実施例について述べる。
第４図は本発明を多入力論理回路に適用した場合である
。第４図では入力２６．２７に対応して、容量素子３４
．３５を付加し、入力２６．２７に与える信号の反転信
号をそれぞれ３７．３８に印加する。回路の動作は第２
図と同様である。
。第４図では入力２６．２７に対応して、容量素子３４
．３５を付加し、入力２６．２７に与える信号の反転信
号をそれぞれ３７．３８に印加する。回路の動作は第２
図と同様である。
このように、本発明によれば、消費電力を増加させるこ
となく、かつ信号振幅を小さくすることなく、従来の回
路で立ち上がりおよび立ち下がり時間を１／２にした信
号を入力した場合と同等の動作をさせることができ、立
ち上がり、立ち下がシ時間および回路の遅延時間を小さ
くすることができる。
となく、かつ信号振幅を小さくすることなく、従来の回
路で立ち上がりおよび立ち下がり時間を１／２にした信
号を入力した場合と同等の動作をさせることができ、立
ち上がり、立ち下がシ時間および回路の遅延時間を小さ
くすることができる。
第１図は従来より用いられているカレントスイッチ回路
の構成図、第２図は本発明の一実施例の高速論理回路の
構成図、第３図は同じく高速論理回路の動作及び効果を
示す図、第４図は同じく高速論理回路を多入力とする場
合の構成図である。 １．２，２６．２７・・・トランジスタ、５．８゜１７
．３１・・・抵抗素子、１８．３３〜３５・・・容鎗素
子、１０・・・定電流回路、１６．３０・・・カレント
ＹＪ ３ 口 ′ｆ′Ｊ４− 図 ■
の構成図、第２図は本発明の一実施例の高速論理回路の
構成図、第３図は同じく高速論理回路の動作及び効果を
示す図、第４図は同じく高速論理回路を多入力とする場
合の構成図である。 １．２，２６．２７・・・トランジスタ、５．８゜１７
．３１・・・抵抗素子、１８．３３〜３５・・・容鎗素
子、１０・・・定電流回路、１６．３０・・・カレント
ＹＪ ３ 口 ′ｆ′Ｊ４− 図 ■
Claims (1)
- １、互いのエミッタおよびコレクタが共通接続され、そ
れぞれのペースに入力信号を加えるようにした複数個の
トランジスタよシ成るトラ／ジス２群と、上記トランジ
スタ群のエミッタにエミッタを接続しペースに基準電圧
を加えた第１のトランジスタと上記トランジスタ群の共
通接続されたコレクタおよび第１のトランジスタのコレ
クタと高電位電源との間にそれぞれ接続された負荷抵抗
と、上記共通接続されたエミッタと低電位電源との間に
接続された定電流回路とからなるエミッタ結合論理回路
において、第１のトランジスタのベースに抵抗素子を介
して基準電圧を供給し、かつそれぞれの入力信号の反転
信号を複数個の容量素子を介して第１のトランジスタの
ベースに印加することを特徴とする高速論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11173082A JPS594231A (ja) | 1982-06-30 | 1982-06-30 | 高速論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11173082A JPS594231A (ja) | 1982-06-30 | 1982-06-30 | 高速論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594231A true JPS594231A (ja) | 1984-01-11 |
Family
ID=14568716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11173082A Pending JPS594231A (ja) | 1982-06-30 | 1982-06-30 | 高速論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594231A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4626889A (en) * | 1983-12-23 | 1986-12-02 | Hitachi, Ltd. | Stacked differentially driven transmission line on integrated circuit |
| JPS62285787A (ja) * | 1986-06-03 | 1987-12-11 | Mitsui Toatsu Chem Inc | ヒ−トシヨツクたんぱく質遺伝子ｈｓｐ８３を含む発現ベクタ−及びこれを用いる誘導的発現 |
| US4717843A (en) * | 1984-07-28 | 1988-01-05 | Fujitsu Limited | Phase changing circuit |
-
1982
- 1982-06-30 JP JP11173082A patent/JPS594231A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4626889A (en) * | 1983-12-23 | 1986-12-02 | Hitachi, Ltd. | Stacked differentially driven transmission line on integrated circuit |
| US4717843A (en) * | 1984-07-28 | 1988-01-05 | Fujitsu Limited | Phase changing circuit |
| JPS62285787A (ja) * | 1986-06-03 | 1987-12-11 | Mitsui Toatsu Chem Inc | ヒ−トシヨツクたんぱく質遺伝子ｈｓｐ８３を含む発現ベクタ−及びこれを用いる誘導的発現 |
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