JPS613465A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS613465A JPS613465A JP59123755A JP12375584A JPS613465A JP S613465 A JPS613465 A JP S613465A JP 59123755 A JP59123755 A JP 59123755A JP 12375584 A JP12375584 A JP 12375584A JP S613465 A JPS613465 A JP S613465A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば、論理回路等の電子回路を高速化及び
低消費電力化するのに好適な半導体装置の改良に関する
。
低消費電力化するのに好適な半導体装置の改良に関する
。
本発明者は、さきに、電子親和力が相違する２種類の半
導体、例えば、ＧａＡｓｌ１！：Ａ７！ＧａＡｓとを積
層することに依ってヘテロ接合を形成し、その近傍に発
生する電子蓄積層（２次元電子ガス層）の電子面濃度を
制御する制御電極を形成し、その制御電極を挟んで入出
力電極を形成し、該入出力電極間の前記電子蓄積層のイ
ンピーダンスを前記制御電極に印加する電圧で変化させ
ることで能動素子として機能することができる高速の半
導体装置を提供した（要すれば、特願昭５５−８２０３
５号参照）。
導体、例えば、ＧａＡｓｌ１！：Ａ７！ＧａＡｓとを積
層することに依ってヘテロ接合を形成し、その近傍に発
生する電子蓄積層（２次元電子ガス層）の電子面濃度を
制御する制御電極を形成し、その制御電極を挟んで入出
力電極を形成し、該入出力電極間の前記電子蓄積層のイ
ンピーダンスを前記制御電極に印加する電圧で変化させ
ることで能動素子として機能することができる高速の半
導体装置を提供した（要すれば、特願昭５５−８２０３
５号参照）。
然しなから、この半導体装置では、電子親和力が小さい
半導体、即ち、エネルギ・ギャップが大きい半導体であ
る前記Ａ Ｉ Ｇ ａ Ａ ｓ層をｎ型としている為、
電子親和力が大永い半導体、即ち、工ネルギ・ギヤツブ
が小さい半導体である前記ＧａＡｓ層にｎ型の不純物が
拡散するので、その不純物に妨害されて電子蓄積層の電
子移動度の向上にも限界があった。
半導体、即ち、エネルギ・ギャップが大きい半導体であ
る前記Ａ Ｉ Ｇ ａ Ａ ｓ層をｎ型としている為、
電子親和力が大永い半導体、即ち、工ネルギ・ギヤツブ
が小さい半導体である前記ＧａＡｓ層にｎ型の不純物が
拡散するので、その不純物に妨害されて電子蓄積層の電
子移動度の向上にも限界があった。
そこで、前記半導体装置の欠点を解消すべく、第１４図
に見られる改良された半導体装置を提供した（要すれば
、特願昭５６−ｉ４９９８９号、即ち、特開昭５８−５
ｍ５７４号公報参照）。
に見られる改良された半導体装置を提供した（要すれば
、特願昭５６−ｉ４９９８９号、即ち、特開昭５８−５
ｍ５７４号公報参照）。
第１４図は前記改良された半導体装置の要部切断側面図
である。
である。
図に於いて、■は半絶縁性ＧａＡｓ基板、２′はｉ型Ｇ
ａＡｓ電子走行層、３は１型Ａｌ１ＧａＡｓバッファ層
、４′はｎ型ＧａＡｓ制御層、５は制御電極（ゲート電
極）、６′はｎ＋＋ソース領域、７′はｎ＋型トドレイ
ン領域８はソース電極、９はドレイン電極をそれぞれ示
している。尚、ｎ型ＧａＡｓ制御層４はｉ型ＧａＡｓ電
子走行層２と比較して同等以下のエネルギ・ギャップを
有していることが必要である為、ＧａＡｓを選択しであ
る。
ａＡｓ電子走行層、３は１型Ａｌ１ＧａＡｓバッファ層
、４′はｎ型ＧａＡｓ制御層、５は制御電極（ゲート電
極）、６′はｎ＋＋ソース領域、７′はｎ＋型トドレイ
ン領域８はソース電極、９はドレイン電極をそれぞれ示
している。尚、ｎ型ＧａＡｓ制御層４はｉ型ＧａＡｓ電
子走行層２と比較して同等以下のエネルギ・ギャップを
有していることが必要である為、ＧａＡｓを選択しであ
る。
この半導体装置は、制御層４の材料と、不純物濃度と、
厚さとを最適条件に選択し、熱平衡状態に於いて電子走
行層２とバッファ層３との間の界面ポテンシャルを０
〔■〕とし、制御電極５に正電圧を印加することに依り
、電子走行層２とバッファ層とのへテロ接合界面近傍の
電子走行層２内に電子蓄積層を誘起し、これをチャネル
としてエンハンスメント・モードで高速動作するもので
ある。
厚さとを最適条件に選択し、熱平衡状態に於いて電子走
行層２とバッファ層３との間の界面ポテンシャルを０
〔■〕とし、制御電極５に正電圧を印加することに依り
、電子走行層２とバッファ層とのへテロ接合界面近傍の
電子走行層２内に電子蓄積層を誘起し、これをチャネル
としてエンハンスメント・モードで高速動作するもので
ある。
一般に、論理回路等の電子回路に於いては、高速化する
必要があるのもさることながら、低消費電力化も重要な
課題の一つである。
必要があるのもさることながら、低消費電力化も重要な
課題の一つである。
このような電子回路を低消費電力化するには、ｎチャネ
ル・トランジスタとｎチャネル・トランジスタとを縦続
接続して相補的に動作させる半導体装置が知られている
。
ル・トランジスタとｎチャネル・トランジスタとを縦続
接続して相補的に動作させる半導体装置が知られている
。
そこで、本発明では、前記既提案の改良された半導体装
置、或いは、それを更に改良した半導体装置と、今回、
該改良された半導体装置と組合せる為に開発された半導
体装置とを縦続接続して、高速且つ低消費電力の半導体
装置を得られるようにする。
置、或いは、それを更に改良した半導体装置と、今回、
該改良された半導体装置と組合せる為に開発された半導
体装置とを縦続接続して、高速且つ低消費電力の半導体
装置を得られるようにする。
本発明の半導体装置では、絶縁性単結晶基板と、該絶縁
性単結晶基板上に形成された不純物含有量が少ない単結
晶半導体からなるキャリヤ走行層と、該キャリヤ走行層
上に選択的に形成され該キャリヤ走行層をなす単結晶半
導体が有するエネルギ・ギャップよりも大きいそれを有
し実質的に不純物を含有しない単結晶半導体からなるバ
ッファ層と、該バッファ層上に形成され前記キャリヤ走
行層をなす単結晶半導体が有するエネルギ・ギャップよ
りも大きくないそれを有し不純物を含有する単結晶半導
体からなる制御層と、所要制御層を挟んで前記キャリヤ
走行層内に対向して形成されたｎ型不純物領域及び所要
制御層を挟んで前記キャリヤ走行層内に対向して形成さ
れたｐ型不純物領域と、前記ｎ型不純物領域を有するト
ランジスタと前記ｐ型不純物領域を有するトランジスタ
とを縦続接続する配線を備えてなる構成を採っている。
性単結晶基板上に形成された不純物含有量が少ない単結
晶半導体からなるキャリヤ走行層と、該キャリヤ走行層
上に選択的に形成され該キャリヤ走行層をなす単結晶半
導体が有するエネルギ・ギャップよりも大きいそれを有
し実質的に不純物を含有しない単結晶半導体からなるバ
ッファ層と、該バッファ層上に形成され前記キャリヤ走
行層をなす単結晶半導体が有するエネルギ・ギャップよ
りも大きくないそれを有し不純物を含有する単結晶半導
体からなる制御層と、所要制御層を挟んで前記キャリヤ
走行層内に対向して形成されたｎ型不純物領域及び所要
制御層を挟んで前記キャリヤ走行層内に対向して形成さ
れたｐ型不純物領域と、前記ｎ型不純物領域を有するト
ランジスタと前記ｐ型不純物領域を有するトランジスタ
とを縦続接続する配線を備えてなる構成を採っている。
本発明の半導体装置は、前記構成を採ることに依り、高
速且つ低消費電力である。
速且つ低消費電力である。
第１図は本発明に用いるｎチャネル半導体装置の要部切
断側面図であり、第１４図に関して説明した部分と同部
分は同記号で指示しである。
断側面図であり、第１４図に関して説明した部分と同部
分は同記号で指示しである。
この半導体装置が第１４図に示した従来例と相違する点
は、ｉ型ＧａＡｓ電子走行層２′がｉ型ＧａＡｓ正孔走
行層２に、ｎ型ＧａＡｓ制御層４′がｐ型ＧａＡｓ制御
層４に、ｎ＋＋ソース領域６′及びｎ＋型トドレイン領
域７′それぞれｐ＋＋ソース領域６及びｐ＋＋ドレイン
領域７になっていることである。
は、ｉ型ＧａＡｓ電子走行層２′がｉ型ＧａＡｓ正孔走
行層２に、ｎ型ＧａＡｓ制御層４′がｐ型ＧａＡｓ制御
層４に、ｎ＋＋ソース領域６′及びｎ＋型トドレイン領
域７′それぞれｐ＋＋ソース領域６及びｐ＋＋ドレイン
領域７になっていることである。
第２図は第１図に見られる半導体装置が熱平衡状態にあ
る場合の線Ａ−Ａ ’に沿うエネルギ・バンド・り゛イ
ヤグラムを表し、第１図に関して説明した部分と同部分
は同記号で指示しである。
る場合の線Ａ−Ａ ’に沿うエネルギ・バンド・り゛イ
ヤグラムを表し、第１図に関して説明した部分と同部分
は同記号で指示しである。
図に於いて、ＥＦはフェルミ・レベル、Ｅｖ、は価電子
帯、ＥＣは伝導帯をそれぞれ示している。
帯、ＥＣは伝導帯をそれぞれ示している。
この図では、ｐ型ＧａＡｓ制御層４が厚く、中性領域が
残存する場合を表している。
残存する場合を表している。
この半導体装置では、ｉ型ＧａＡｓ正孔走行層２に於け
る表面ポテンシャル、従って、トランジスタの閾値電圧
■いは、ｐ型Ｇ ａ Ａ ｓ ｉ制御層４の厚さ及び不
純物濃度に依って変化させることができ、この点は第１
４図に示したｎチャネル半導体装置と同様である（要す
れば前記公報参照）。
る表面ポテンシャル、従って、トランジスタの閾値電圧
■いは、ｐ型Ｇ ａ Ａ ｓ ｉ制御層４の厚さ及び不
純物濃度に依って変化させることができ、この点は第１
４図に示したｎチャネル半導体装置と同様である（要す
れば前記公報参照）。
第３図は第１図に見られる半導体装置の制御電極５に対
し、ｐ＋＋ソース領域６から見て負である電位を印加し
た状態に於、けるエネルギ・ハンド・ダイヤグラムであ
り、第１図及び第２図に関して説明した部分と同部分は
同記号で指示しである。
し、ｐ＋＋ソース領域６から見て負である電位を印加し
た状態に於、けるエネルギ・ハンド・ダイヤグラムであ
り、第１図及び第２図に関して説明した部分と同部分は
同記号で指示しである。
図に於いて、■、及びπ、′は擬フェルミ・レベル、Ｖ
ＧＳはゲート・ソース間電圧、Ｃ２は２次元正孔チャネ
ルをそれぞれ示している。尚、ｌ ＥＦ ’ Ｅｒ
ｌ ＝ ｌ Ｖｃｓ ｌである。
ＧＳはゲート・ソース間電圧、Ｃ２は２次元正孔チャネ
ルをそれぞれ示している。尚、ｌ ＥＦ ’ Ｅｒ
ｌ ＝ ｌ Ｖｃｓ ｌである。
図から判るように、制御電極５に対してｐ＋＋ソース領
域６から見て負である電位を印加した場合、ｉ型ＧａＡ
ｓキャリヤ走行層２の表面ポテンシャルが減少し、そし
て、ｐ＋＋ソース領域６から正孔が流入し、その正孔が
ｉ型ＡβＱａＡｓ／ｉ型ＧａＡｓ界面に蓄積されて２次
元正孔チャネルＣ１が誘起される。
域６から見て負である電位を印加した場合、ｉ型ＧａＡ
ｓキャリヤ走行層２の表面ポテンシャルが減少し、そし
て、ｐ＋＋ソース領域６から正孔が流入し、その正孔が
ｉ型ＡβＱａＡｓ／ｉ型ＧａＡｓ界面に蓄積されて２次
元正孔チャネルＣ１が誘起される。
また、制御電極５とｐ型ＧａＡｓ制御層４との間を電子
が自由に往来できる、即ち、オーミック・コンタクトで
ある場合には、ｉ型ＡＡＧａＡｓハソファ層３とｐ型Ｇ
ａＡｓ制御層４との界面のｐ型ＧａＡｓ制御層４側に空
乏層が生じ、実質的には、ｐ型ＧａＡｓ制御層４が制御
電極（ゲート電極）として機能する。
が自由に往来できる、即ち、オーミック・コンタクトで
ある場合には、ｉ型ＡＡＧａＡｓハソファ層３とｐ型Ｇ
ａＡｓ制御層４との界面のｐ型ＧａＡｓ制御層４側に空
乏層が生じ、実質的には、ｐ型ＧａＡｓ制御層４が制御
電極（ゲート電極）として機能する。
このｎチャネル半導体装置と前記ｎチャネル半導体装置
とを組み合わせることに依り、高速且つ低消費電力の半
導体装置が得られる。
とを組み合わせることに依り、高速且つ低消費電力の半
導体装置が得られる。
第４図は本発明一実施例の要部切断側面図を表している
。
。
図に於いて、工１は半絶縁性ＧａＡｓ基板、１２はｉ型
ＧａＡｓキャリヤ走行層、１３はｉ型／１ＧａＡｓバッ
ファ層、１４はｎ型ＧａＡｓ制御層、１５はｐ型Ｃｙａ
Ａｓ制御層、１６はｎチャネル側制御電極、１７はｎチ
ャネル側制御電極、１８はｎ＋型ソース関域、１９はｎ
＋型トドレイン領域２０はｐ＋＋ソース領域、２１はｐ
＋型トドレイン領域２２はリセス、２３はｎチャネル側
ソース電極、２４はｎチャネル側ドレイン電極、２５は
ｎチャネル側ソース電極、２６はｎチャネル側ドレイン
電極、ＱＮはｎチャネル・トランジスタ、Ｑｐはｎチャ
ネル・トランジスタをそれぞれ示している。
ＧａＡｓキャリヤ走行層、１３はｉ型／１ＧａＡｓバッ
ファ層、１４はｎ型ＧａＡｓ制御層、１５はｐ型Ｃｙａ
Ａｓ制御層、１６はｎチャネル側制御電極、１７はｎチ
ャネル側制御電極、１８はｎ＋型ソース関域、１９はｎ
＋型トドレイン領域２０はｐ＋＋ソース領域、２１はｐ
＋型トドレイン領域２２はリセス、２３はｎチャネル側
ソース電極、２４はｎチャネル側ドレイン電極、２５は
ｎチャネル側ソース電極、２６はｎチャネル側ドレイン
電極、ＱＮはｎチャネル・トランジスタ、Ｑｐはｎチャ
ネル・トランジスタをそれぞれ示している。
本実施例に於いて、ｉ型ＡβＧａＡｓバッファ層１３は
、実際にば、ｉ型Ａ １２ Ｘ Ｇ ａ Ｉ−Ｘ Ａ
Ｓで構成され、例えば、Ｘ＝０．３とする。
、実際にば、ｉ型Ａ １２ Ｘ Ｇ ａ Ｉ−Ｘ Ａ
Ｓで構成され、例えば、Ｘ＝０．３とする。
第５図は第４図に見られる実施例の回路図を表し、第４
図に関して説明した部分と同部分は同記号で指示しであ
る。
図に関して説明した部分と同部分は同記号で指示しであ
る。
図に於いて、１．は入力端子、０アは出力端子、■。ゎ
は正側電源レベルをそれぞれ示している。
は正側電源レベルをそれぞれ示している。
第６図乃至第９図は第４図に示した実施例を製造する場
合を解説する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図及び第４図を参照し
つつ説明する。
合を解説する為の工程要所に於ける半導体装置の要部切
断側面図であり、以下、これ等の図及び第４図を参照し
つつ説明する。
第６図参照
（ａ） 分子線エピタキシャル成長（ｍｏｌｅ（ｕｌ
ａ５ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法或いは有機
金属気相堆積（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈ
ｅｍｉｃａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ：
ＭＯＣＶＤ）法を適用することに依り、半絶縁性ＧａＡ
ｓ基板１１上にｉ型ＧａＡｓキャリヤ走行層１２、ｉ型
ＡβＱ−３Ｇ ａ Ｏ，？ Ａ ５バッファ層１３、ｎ
型ＧａＡｓ制御層１４を成長させる。
ａ５ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法或いは有機
金属気相堆積（ｍｅｔａｌ ｏｒｇａｎｉｃ ｃｈ
ｅｍｉｃａｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ：
ＭＯＣＶＤ）法を適用することに依り、半絶縁性ＧａＡ
ｓ基板１１上にｉ型ＧａＡｓキャリヤ走行層１２、ｉ型
ＡβＱ−３Ｇ ａ Ｏ，？ Ａ ５バッファ層１３、ｎ
型ＧａＡｓ制御層１４を成長させる。
この場合の各半導体層に関するデータは次の通りである
。
。
■ ｉ型ＧａＡｓキャリヤ走行層１２について不純物濃
度ニー 膜厚：６００（ｎｍ） ドーパントニー ■ ｉ型ＡＮ−ｏ、ｚ Ｇａｏ、ｑ Ａｓハ′ソファ層
１３について 不純物濃度ニー 膜厚：５０（ｎｍ） ドーパントニー ■ ｎ型Ｇ ａ ’Ａ ｓ制御層１４について不純物濃
度： ４ Ｘ １０Ｉ８（ｃｍ−３）膜厚： １０’０
（ｎｍ） ドーパント：５ｉ ｆｂｌ ｎチャネル・トランジスタを形成すべき部分
を保護する為のレジスト・マスクを形成し、ＣＣβｚＦ
ｚ＋Ｈｅをエッチャントとするプラズマ・エツチング法
を適用することに依り、ｎ型ＧａＡｓ制御卸層１４のパ
ターニングを行う。
度ニー 膜厚：６００（ｎｍ） ドーパントニー ■ ｉ型ＡＮ−ｏ、ｚ Ｇａｏ、ｑ Ａｓハ′ソファ層
１３について 不純物濃度ニー 膜厚：５０（ｎｍ） ドーパントニー ■ ｎ型Ｇ ａ ’Ａ ｓ制御層１４について不純物濃
度： ４ Ｘ １０Ｉ８（ｃｍ−３）膜厚： １０’０
（ｎｍ） ドーパント：５ｉ ｆｂｌ ｎチャネル・トランジスタを形成すべき部分
を保護する為のレジスト・マスクを形成し、ＣＣβｚＦ
ｚ＋Ｈｅをエッチャントとするプラズマ・エツチング法
を適用することに依り、ｎ型ＧａＡｓ制御卸層１４のパ
ターニングを行う。
第７図参照
（Ｃ） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ
。
。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、全面を覆う５ｉ０２或いはＳ ｉ ３ Ｎ
４からなる保護膜を形成する。
ことに依り、全面を覆う５ｉ０２或いはＳ ｉ ３ Ｎ
４からなる保護膜を形成する。
（ｄｌ フン化水素酸（ＨＦ）系エツチング液を用い
た通常の化学的エツチング法を適用することに依り、前
記保護膜をパターニングし、ｐチャネル・トランジスタ
を形成すべき部分に開口を形成し、下地になっているｉ
型Ａｊ２ｏ、＋ Ｇａ０．７Ａｓバッファ層１３の一部
を前記開口内に露出させる。
た通常の化学的エツチング法を適用することに依り、前
記保護膜をパターニングし、ｐチャネル・トランジスタ
を形成すべき部分に開口を形成し、下地になっているｉ
型Ａｊ２ｏ、＋ Ｇａ０．７Ａｓバッファ層１３の一部
を前記開口内に露出させる。
ｆｅｌ Ｍ ＯＣＶ Ｄ法或いはＭＢＥ法を適用する
ことに依り、前記開口内にｐ型ＧａＡｓ制御層１５を選
択成長させる。
ことに依り、前記開口内にｐ型ＧａＡｓ制御層１５を選
択成長させる。
この場合のｐ型ＧａＡｓ制御層１５に関するデータは次
の通りである。
の通りである。
不純物濃度’ ２ Ｘ １０１９（ｃｍ−３）膜厚：１
０１００（ｎ ドーパントニＢｅ 第８図参照 （ｆｌ 蒸着法を適用すること依り、Ｍ ９ Ｇ ｅ
或いはＷＳｉ等の高融点金属膜を約６０００ Ｃ人〕程
度の厚さに形成し、これに通常のフォト・リソグラフィ
技術を適用することに依りパターニングを行い、ｎチャ
ネル側制御電極１６及びｐチャネル側制御電極１７を形
成する。
０１００（ｎ ドーパントニＢｅ 第８図参照 （ｆｌ 蒸着法を適用すること依り、Ｍ ９ Ｇ ｅ
或いはＷＳｉ等の高融点金属膜を約６０００ Ｃ人〕程
度の厚さに形成し、これに通常のフォト・リソグラフィ
技術を適用することに依りパターニングを行い、ｎチャ
ネル側制御電極１６及びｐチャネル側制御電極１７を形
成する。
第９図参照
ｔｇｌｃＶＤ法を適用することに依り、全面を覆う５ｉ
０２或いはＳｉ３Ｎ４からなる保護膜を形成し、これに
通常のフォト・リソグラフィ技術を適用することに依り
パターニングを行い、ｐチャネル・トランジスタを形成
すべき部分を露出する開口を形成する。
０２或いはＳｉ３Ｎ４からなる保護膜を形成し、これに
通常のフォト・リソグラフィ技術を適用することに依り
パターニングを行い、ｐチャネル・トランジスタを形成
すべき部分を露出する開口を形成する。
（ｈ） イオン注入法を適用することに依り、ｉ型Ｇ
ａＡｓキャリヤ走行層１２とｉ型ＡｎＧａＡｓバッファ
層１３との界面にＢｅを打ち込み、ｐチャネル・トラン
ジスタ側のソース領域形成用不純物イオン導入領域及び
ドレイン領域形成用不純物イオン導入領域を形成する。
ａＡｓキャリヤ走行層１２とｉ型ＡｎＧａＡｓバッファ
層１３との界面にＢｅを打ち込み、ｐチャネル・トラン
ジスタ側のソース領域形成用不純物イオン導入領域及び
ドレイン領域形成用不純物イオン導入領域を形成する。
（ｉｌ 前記工程ｆｇ）に於いて形成した保護膜を除
去してから、再びＣＶＤ法を適用することに依り、Ｓ
ｉ Ｏ２或いはＳ ｉ ３ Ｎ ４からなる保護膜を形
成し、これに通常のフォト・リソグラフィ技術を適用す
ることに依りパターニングを行い、ｎチャネル・トラン
ジスタを形成すべき部分を露出する開口を形成する。
去してから、再びＣＶＤ法を適用することに依り、Ｓ
ｉ Ｏ２或いはＳ ｉ ３ Ｎ ４からなる保護膜を形
成し、これに通常のフォト・リソグラフィ技術を適用す
ることに依りパターニングを行い、ｎチャネル・トラン
ジスタを形成すべき部分を露出する開口を形成する。
（ｊｌ イオン注入法を適用することに依り、ｉ型Ｇ
ａＡｓキャリヤ走行層１２とｉ型Ａ７！ＧａＡｓバッフ
ァ層１３との界面にＳｉを打ち込み、ｎチャネル・トラ
ンジスタ側のソース領域形成用事 −鈍物イオン導入領
域及びドレイン領域形成用不純物イオン導入領域を形成
する。
ａＡｓキャリヤ走行層１２とｉ型Ａ７！ＧａＡｓバッフ
ァ層１３との界面にＳｉを打ち込み、ｎチャネル・トラ
ンジスタ側のソース領域形成用事 −鈍物イオン導入領
域及びドレイン領域形成用不純物イオン導入領域を形成
する。
（ｋｌ 前記工程（ｉ）に於いて形成した保護膜を除
去してから、ＣＶＤ法を適用することに依り、全面にＡ
ｌｘ（或いはＳ ｉ０２、Ｓ ｉ ３ Ｎ ４等）膜を
形成し、その後、熱処理するとｎ＋＋ソース領域１８及
びｎ＋型トドレイン領域１９ｐ＋＋ソース領域２０及び
ｐ＋型トドレイン領域２１形成される。
去してから、ＣＶＤ法を適用することに依り、全面にＡ
ｌｘ（或いはＳ ｉ０２、Ｓ ｉ ３ Ｎ ４等）膜を
形成し、その後、熱処理するとｎ＋＋ソース領域１８及
びｎ＋型トドレイン領域１９ｐ＋＋ソース領域２０及び
ｐ＋型トドレイン領域２１形成される。
第４図参照
（１１熱処理の外方拡散防止膜として用いたＡ７！Ｎ膜
を除去してから、ＣＣＩｌ ２ Ｆ２ ＋ ）ｌ ｅを
エッチャントとするプラズマ・エツチング法を適用し、
ｎ型ｃ ａ Ａ Ｓ ！ＩＪ御層１４及びｐ型ＧａＡｓ
制御層１５を選択的にエツチングする。
を除去してから、ＣＣＩｌ ２ Ｆ２ ＋ ）ｌ ｅを
エッチャントとするプラズマ・エツチング法を適用し、
ｎ型ｃ ａ Ａ Ｓ ！ＩＪ御層１４及びｐ型ＧａＡｓ
制御層１５を選択的にエツチングする。
（ｍ） フン化水素酸（ＨＦ）系エツチング法を用い
るウェット・エツチング法を適用することに依り、ｎ＋
＋ソース領域１８及びｎ＋型ドレイン領域Ｉ９、ｐ＋＋
ソース領域２０及びｐ＋型トドレイン領域２１上ｉ型Ａ
βＧａＡｓバッファ層１３を選択的に除去して該各領域
の表面を露出させる。
るウェット・エツチング法を適用することに依り、ｎ＋
＋ソース領域１８及びｎ＋型ドレイン領域Ｉ９、ｐ＋＋
ソース領域２０及びｐ＋型トドレイン領域２１上ｉ型Ａ
βＧａＡｓバッファ層１３を選択的に除去して該各領域
の表面を露出させる。
＋ｎ） 蒸着法並びに適当なりソグラフィ技術を適用
することに依り、ｎチャネル・トランジスタの部分では
Ａｕ−Ｇｅ／Ａｕからなるソース電極２３及びドレイン
電極２４を、ｎチャネル・トランジスタの部分ではＡｕ
’−Ｚｎ／Ａｕからなるソース電極２５及びドレイン電
極２６をそれぞれ形成する。
することに依り、ｎチャネル・トランジスタの部分では
Ａｕ−Ｇｅ／Ａｕからなるソース電極２３及びドレイン
電極２４を、ｎチャネル・トランジスタの部分ではＡｕ
’−Ｚｎ／Ａｕからなるソース電極２５及びドレイン電
極２６をそれぞれ形成する。
（０） この後、通常の技術を適用することに依り、
配線等を形成して完成する。
配線等を形成して完成する。
ところで、前記実施例に於いては、ｎチャネル・トラン
ジスタの制御層としてｎ型ＧａＡｓを用いたが、これを
、ｎチャネル・トランジスタと同様にｎ型ＧａＡｓにす
ると、また、別の特徴が現れる。
ジスタの制御層としてｎ型ＧａＡｓを用いたが、これを
、ｎチャネル・トランジスタと同様にｎ型ＧａＡｓにす
ると、また、別の特徴が現れる。
第１Ｏ図乃至第１３図はチャネルの導電型と制御層の導
電型の関係を説明する為のエネルギ・ハンド・ダイヤグ
ラムである。
電型の関係を説明する為のエネルギ・ハンド・ダイヤグ
ラムである。
第１０図はｎチャネル・トランジスタにｎ型ＧａＡｓ制
御層を用いた場合を説明するエネルギ・ハンド・ダイヤ
グラムであり、第２図及び第３図に関して説明した部分
と同部分は同記号で指示しである。
御層を用いた場合を説明するエネルギ・ハンド・ダイヤ
グラムであり、第２図及び第３図に関して説明した部分
と同部分は同記号で指示しである。
図に於いて、４Ｎはｎ型ＧａＡ’ｓ制御層、Ｔ１はゲー
トからのトンネル電流を示している。
トからのトンネル電流を示している。
本例の場合、図示の極性に電圧を印加すると、トンネル
電流Ｔ、が流れ易くなり、電力増幅度が低下する。
電流Ｔ、が流れ易くなり、電力増幅度が低下する。
第１１図はｎチャネル・トランジスタにｎ型ＧａＡｓ制
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第２図及び第３図、第１０図に関して説
明した部分と同部分は同記号で指示しである。
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第２図及び第３図、第１０図に関して説
明した部分と同部分は同記号で指示しである。
本例の場合、図示の極性に電圧を印加しても、トンネル
電流Ｔ、は流れず、電力増幅度が低下する虞はない。
電流Ｔ、は流れず、電力増幅度が低下する虞はない。
第１２図はｎチャネル・トランジスタにｎ型ＧａＡｓ制
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第２図及び第３図、第１０図及び第１１
図に関して説明した部分と同部分は同記号で指示しであ
る。
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第２図及び第３図、第１０図及び第１１
図に関して説明した部分と同部分は同記号で指示しであ
る。
本例の場合、図示の極性に電圧を印加することになるが
、そのようにしても、チャネルが強い蓄積状態にならな
い限り、トンネル電流は流れない。
、そのようにしても、チャネルが強い蓄積状態にならな
い限り、トンネル電流は流れない。
第１３図はｎチャネル・トランジスタにｎ型ＧａＡｓ制
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第２図及び第３図、第１０図乃至第１２
図に関して説明した部分と同部分は同記号で指示しであ
る。
御層を用いた場合を説明するエネルギ・バンド・ダイヤ
グラムであり、第２図及び第３図、第１０図乃至第１２
図に関して説明した部分と同部分は同記号で指示しであ
る。
本例の場合、第１２図の例と同じ極性に電圧を印加する
ことになるが、同様にチャネルが強い蓄積状態にならな
い限り、トンネル電流は流れない。
ことになるが、同様にチャネルが強い蓄積状態にならな
い限り、トンネル電流は流れない。
前記の結果を綜合すると、ｎチャネル・トランジスタに
はｎ型ＧａＡｓ制御層が好適であり、また、ｎチャネル
・トランジスタではｎ型ＧａＡｓ制御層でもｐ型Ｇ ａ
Ａ ｓ制御層でも本質的に差異はない。
はｎ型ＧａＡｓ制御層が好適であり、また、ｎチャネル
・トランジスタではｎ型ＧａＡｓ制御層でもｐ型Ｇ ａ
Ａ ｓ制御層でも本質的に差異はない。
従って、ｎチャネル・トランジスタとｎチャネル・トラ
ンジスタ両方の制御層にｎ型ＧａＡｓを用いても、機能
は良くなることはあれ、悪くなることはなく、しかも、
そのようにすれば、この種の半導体装置の製造工程は大
変簡単になる。
ンジスタ両方の制御層にｎ型ＧａＡｓを用いても、機能
は良くなることはあれ、悪くなることはなく、しかも、
そのようにすれば、この種の半導体装置の製造工程は大
変簡単になる。
本発明の半導体装置では、キャリヤ走行層上に該キャリ
ヤ走行層のエネルギ・ギャップより大きいそれを有し実
質的に不純物を含有しないバッファ層と、該バッファ層
上に形成され前記キャリヤ走行層のエネルギ・ギャップ
より大きくないそれを有し不純物を含有する制御層と、
ｎチャネル・トランジスタではｎ＋＋ソース領域並びに
ｎ＋型トドレイン領域、ｎチャネル・トランジスタでは
ｐ＋＋ソース領域並びにｐ＋型トドレイン領域備え、そ
れ等ｎチャネル・トランジスタとｎチャネル・トランジ
スタとは縦続接続された構成を採っている。
ヤ走行層のエネルギ・ギャップより大きいそれを有し実
質的に不純物を含有しないバッファ層と、該バッファ層
上に形成され前記キャリヤ走行層のエネルギ・ギャップ
より大きくないそれを有し不純物を含有する制御層と、
ｎチャネル・トランジスタではｎ＋＋ソース領域並びに
ｎ＋型トドレイン領域、ｎチャネル・トランジスタでは
ｐ＋＋ソース領域並びにｐ＋型トドレイン領域備え、そ
れ等ｎチャネル・トランジスタとｎチャネル・トランジ
スタとは縦続接続された構成を採っている。
この構成を採ることに依り、本発明の半導体装置は、従
来の高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃ
ｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓ ｉ ｓ
ｔｏｒ ：ＨＥＭＴ）を用いた場合よりも、高速且つ
低消費電力の回路を構成することが可能である。
来の高電子移動度トランジスタ（ｈｉｇｈ ｅｌｅｃ
ｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓ ｉ ｓ
ｔｏｒ ：ＨＥＭＴ）を用いた場合よりも、高速且つ
低消費電力の回路を構成することが可能である。
第１図は本発明の半導体装置に用いるｎチャネル・トラ
ンジスタの要部切断側面図、第２図及び第３図は第１図
に見られるｎチャネル・トランジスタの動作を説明する
為のエネルギ・バンド・ダイヤグラム、第４図は本発明
一実施例の要部切断側面図、第５図は第４図に見られる
実施例の回路図、第６図乃至第９図は第４図に見られる
実施例を製造する場合の説明をする為の工程要所に於け
る半導体装置の要部切断側面図１、第１０図乃至第１３
図はチャネルの導電型と制御層の導電型の関係を説明す
る為のエネルギ・バンド・ダイヤグラム、第１４図は従
来のｎチャネル・トランジスタを示す要部切断側面図を
それぞれ表している。 図に於いて、１１は半絶縁性Ｇ’ａＡ’ｓ基板、１２は
ｉ型ＧａＡｓキャリヤ走行層、１３はｉ型ＡβＧａＡｓ
バッファ層、１４はｎ型ＧａＡｓ制御層、１５はｐ型Ｇ
ａＡｓ制御層、１６はｎチャネル側制御電極、１７はｎ
チャネル側制御電極、１８はｎ＋＋ソース領域、１９は
ｎ＋＋ドレイン領域、２０はｐ＋＋ソース領域、２１は
ｐ＋型トドレイン領域２２はリセス、２３はｎチャネル
側ソース電極、２４はｎチャネル側トレイン電極、２５
はｎチャネル側ソース電極、２６はｎチャネル側ドレイ
ン電極、Ｑ、は゛ｎヂャネル・トランジスタ、Ｑ、はｐ
チャ、ネル・トランジスタをそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第５図 ヘ − 第１０図 第１１図 ４Ｐ ３ ２ 第１２図 第１３図 第１４図 ら
ンジスタの要部切断側面図、第２図及び第３図は第１図
に見られるｎチャネル・トランジスタの動作を説明する
為のエネルギ・バンド・ダイヤグラム、第４図は本発明
一実施例の要部切断側面図、第５図は第４図に見られる
実施例の回路図、第６図乃至第９図は第４図に見られる
実施例を製造する場合の説明をする為の工程要所に於け
る半導体装置の要部切断側面図１、第１０図乃至第１３
図はチャネルの導電型と制御層の導電型の関係を説明す
る為のエネルギ・バンド・ダイヤグラム、第１４図は従
来のｎチャネル・トランジスタを示す要部切断側面図を
それぞれ表している。 図に於いて、１１は半絶縁性Ｇ’ａＡ’ｓ基板、１２は
ｉ型ＧａＡｓキャリヤ走行層、１３はｉ型ＡβＧａＡｓ
バッファ層、１４はｎ型ＧａＡｓ制御層、１５はｐ型Ｇ
ａＡｓ制御層、１６はｎチャネル側制御電極、１７はｎ
チャネル側制御電極、１８はｎ＋＋ソース領域、１９は
ｎ＋＋ドレイン領域、２０はｐ＋＋ソース領域、２１は
ｐ＋型トドレイン領域２２はリセス、２３はｎチャネル
側ソース電極、２４はｎチャネル側トレイン電極、２５
はｎチャネル側ソース電極、２６はｎチャネル側ドレイ
ン電極、Ｑ、は゛ｎヂャネル・トランジスタ、Ｑ、はｐ
チャ、ネル・トランジスタをそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第５図 ヘ − 第１０図 第１１図 ４Ｐ ３ ２ 第１２図 第１３図 第１４図 ら
Claims (1)
- 絶縁性単結晶基板と、該絶縁性単結晶基板上に形成され
た不純物含有量が少ない単結晶半導体からなるキャリヤ
走行層と、該キャリヤ走行層上に形成され該キャリヤ走
行層をなす単結晶半導体が有するエネルギ・ギャップよ
りも大きいそれを有し実質的に不純物を含有しない単結
晶半導体からなるバッファ層と、該バッファ層上に形成
され前記キャリヤ走行層をなす単結晶半導体が有するエ
ネルギ・ギャップよりも大きくないそれを有し不純物を
含有する単結晶半導体からなる制御層と、所要制御層を
挟んで前記キャリヤ走行層内に対向して形成された一対
のｎ型不純物領域及び所要制御層を挟んで前記キャリヤ
走行層内に対向して形成された一対のｐ型不純物領域と
、前記ｎ型不純物領域を有するトランジスタと前記ｐ型
不純物領域を有するトランジスタとを縦続接続する配線
とを備えてなることを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123755A JPS613465A (ja) | 1984-06-18 | 1984-06-18 | 半導体装置及びその製造方法 |
| EP85304320A EP0165798B1 (en) | 1984-06-18 | 1985-06-17 | Semiconductor device comprising n-channel and p-channel transistors and production method |
| DE8585304320T DE3564517D1 (en) | 1984-06-18 | 1985-06-17 | Semiconductor device comprising n-channel and p-channel transistors and production method |
| KR1019850004303A KR900000208B1 (ko) | 1984-06-18 | 1985-06-18 | N-채널 및 p-채널 트랜지스터들을 포함하는 반도체장치 및 그의 제조방법 |
| US07/084,052 US4732870A (en) | 1984-06-18 | 1987-08-11 | Method of making complementary field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123755A JPS613465A (ja) | 1984-06-18 | 1984-06-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613465A true JPS613465A (ja) | 1986-01-09 |
| JPH0260064B2 JPH0260064B2 (ja) | 1990-12-14 |
Family
ID=14868498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123755A Granted JPS613465A (ja) | 1984-06-18 | 1984-06-18 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4732870A (ja) |
| EP (1) | EP0165798B1 (ja) |
| JP (1) | JPS613465A (ja) |
| KR (1) | KR900000208B1 (ja) |
| DE (1) | DE3564517D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6199379A (ja) * | 1984-10-19 | 1986-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3687049T2 (de) * | 1985-04-05 | 1993-03-25 | Nippon Electric Co | Bipolare eigenschaften aufweisender transistor mit heterouebergang. |
| US4729000A (en) * | 1985-06-21 | 1988-03-01 | Honeywell Inc. | Low power AlGaAs/GaAs complementary FETs incorporating InGaAs n-channel gates |
| DE3682119D1 (de) * | 1985-06-21 | 1991-11-28 | Honeywell Inc | Komplementaere ic-struktur mit hoher steilheit. |
| US5214298A (en) * | 1986-09-30 | 1993-05-25 | Texas Instruments Incorporated | Complementary heterostructure field effect transistors |
| US5192701A (en) * | 1988-03-17 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing field effect transistors having different threshold voltages |
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| KR100640207B1 (ko) * | 1999-10-29 | 2006-10-31 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 및 그 제조방법 |
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