JPS613393A - 半導体集積化記憶装置 - Google Patents
半導体集積化記憶装置Info
- Publication number
- JPS613393A JPS613393A JP59123227A JP12322784A JPS613393A JP S613393 A JPS613393 A JP S613393A JP 59123227 A JP59123227 A JP 59123227A JP 12322784 A JP12322784 A JP 12322784A JP S613393 A JPS613393 A JP S613393A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- dummy
- memory cell
- cells
- memory
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大容量化に適した半導体集積化記憶装置に関す
る。
る。
ダイナミック・ランダム・アクセスΦメモリーではセン
スアンプに１対のディジット線を接続し、情報読み出し
時にはあるメモリセルがワード線によって選択される時
に対をなすディジット線に接続されているダミーセルを
選択し２つのセルの差動信号をセンスアンプで増幅して
いる。またメモリセルアレイではメモリセルをできるだ
け密に設置するためにメモリセルの一部を隣りのメモリ
セルと共有して左右おるいは上下対称に配置してい −
る。ところで半導体集積回路のプロセスでは目合わせず
れはさけることができない。そのだめ目合わせずれによ
って特性が変化してしまうメモリセルを使用する場合に
は、メモリセルとダミーセルとが同じ向きであれば目合
わせずれは同じように生ずるためにほぼ同じように特性
が変化するので問題は少ないが、メモリセルとダミーセ
ルとの向きが反対である場合には反対方向に特性がずれ
てしまうという問題がある。例えばメモリセルの信号が
小さい方向に変化するのに対し、ダミーセルの信号は大
きい方向にずれるということとなる。
スアンプに１対のディジット線を接続し、情報読み出し
時にはあるメモリセルがワード線によって選択される時
に対をなすディジット線に接続されているダミーセルを
選択し２つのセルの差動信号をセンスアンプで増幅して
いる。またメモリセルアレイではメモリセルをできるだ
け密に設置するためにメモリセルの一部を隣りのメモリ
セルと共有して左右おるいは上下対称に配置してい −
る。ところで半導体集積回路のプロセスでは目合わせず
れはさけることができない。そのだめ目合わせずれによ
って特性が変化してしまうメモリセルを使用する場合に
は、メモリセルとダミーセルとが同じ向きであれば目合
わせずれは同じように生ずるためにほぼ同じように特性
が変化するので問題は少ないが、メモリセルとダミーセ
ルとの向きが反対である場合には反対方向に特性がずれ
てしまうという問題がある。例えばメモリセルの信号が
小さい方向に変化するのに対し、ダミーセルの信号は大
きい方向にずれるということとなる。
その結果センスアンプに加わる差動信号は小さくなり動
作マージンが小さくなってしまうか、あるいはメモリセ
ルとダミーセルとの信号が反転してしまって正常な読み
出しができなくなるという危険性がある。
作マージンが小さくなってしまうか、あるいはメモリセ
ルとダミーセルとの信号が反転してしまって正常な読み
出しができなくなるという危険性がある。
以下に具体例をあげて上記の問題点を詳細に説明する。
メモリセル中に貯蔵信号を増幅する機能を持ち、メモリ
セルを微細化しても読み出し信号が低下することが少な
く、小面積で、２値電圧で動作する高集積化に適した半
導体メモリセル（特願昭５８−０２８９４１号）が提案
されている。第１図は上記半導体メモリセル（以下改良
３Ｔセルと記す）の一実施例のブロック図である。改良
８Ｔセルは第１導電型の第１ ＦＥＴ １と、第２導電
型の第２ ＦＥＴ ２と、第１導電型の第３ ＦＥＴ
８と、一方の端子を第８ ＦＥＴ ３の第１ゲート電極
８ｇ＋に、他方の端子を第３ ＦＥＴ ３の第１通電電
極８ａに直結した容ｔ４と、第１ ＦＥＴ ｌのゲート
電極１ｇＫ接続され、読み出し時に第１ ＦＥＴ １を
オンする信号を供給する第１アドレス線ＡＬＬと、第２
ＦＥＴ ２のゲート電極２ｇに接続され、書き込み時
に第２ ＦＥＴ ２をオンする信号を供給する第２アド
レス線ＡＬ２、第ｓｍ３の第１通電電極３ａＫ接続され
、書き込み時に容量４を介して第３ ＦＥＴ ８の第１
ゲート電極８ｇ＋へ供給されて第３ ＦＥＴ ３のチャ
ネル抵抗をその大小何れかに設定する書き込み信号を供
給し、読み出し時に第３ ＦＥＴ ３の導通状態を検出
するだめの信号を供給するディジット線区とを含んで構
成されている。
セルを微細化しても読み出し信号が低下することが少な
く、小面積で、２値電圧で動作する高集積化に適した半
導体メモリセル（特願昭５８−０２８９４１号）が提案
されている。第１図は上記半導体メモリセル（以下改良
３Ｔセルと記す）の一実施例のブロック図である。改良
８Ｔセルは第１導電型の第１ ＦＥＴ １と、第２導電
型の第２ ＦＥＴ ２と、第１導電型の第３ ＦＥＴ
８と、一方の端子を第８ ＦＥＴ ３の第１ゲート電極
８ｇ＋に、他方の端子を第３ ＦＥＴ ３の第１通電電
極８ａに直結した容ｔ４と、第１ ＦＥＴ ｌのゲート
電極１ｇＫ接続され、読み出し時に第１ ＦＥＴ １を
オンする信号を供給する第１アドレス線ＡＬＬと、第２
ＦＥＴ ２のゲート電極２ｇに接続され、書き込み時
に第２ ＦＥＴ ２をオンする信号を供給する第２アド
レス線ＡＬ２、第ｓｍ３の第１通電電極３ａＫ接続され
、書き込み時に容量４を介して第３ ＦＥＴ ８の第１
ゲート電極８ｇ＋へ供給されて第３ ＦＥＴ ３のチャ
ネル抵抗をその大小何れかに設定する書き込み信号を供
給し、読み出し時に第３ ＦＥＴ ３の導通状態を検出
するだめの信号を供給するディジット線区とを含んで構
成されている。
次に第１ ＰＥＴ ｌにＮチャネルＭＯ３ＦＥＴを、第
２ＦＥＴ ２にＰチャネルＭＯ８ＦＥＴ 、を、第３
ＦＥＴ ３にＮチャネル接合型ＦＥＴを用い、第１の基
準電位１１を討、第２の基準電位１２をＯｖに設定した
場合の動作を説明する。２進情報は電気肯に浮いた状態
であるＰ型領域２１１１．３ｇ＋ （以下電荷蓄積領域
と呼ぶ）につながる容ｔ４などの容量を充放電すること
によって蓄えられる。第２図は改良３Ｔセルを動作させ
る時の信号波形図である。書き込み動作時には第２アド
レス線電圧２２をＯｖにし、ディジット線電圧は書き込
む２進情報に応じて０“情報の時は２３のようにＯｖに
し、１“情報の時は２４のように３ｖにする。この時Ｐ
チャネル第２ ＦＥＴ ２は導通状態になるため、電荷
蓄積領域の電圧２５．２６は０“ −の場合伺も
“ｌ“の場合（至）もいずれもＯｖになる。この後第２
図に示すように、まず第２アドレス線電圧を３ｖにし、
次にディジット線をＷにすると書き込み動作が終了する
。この時電荷蓄積領域の電圧は容量４を通じての容量カ
ップリングによって０を書き込んだ場合（ハ）はほぼＯ
ｖに、また“ｌ“を書き込んだ場合（至）は■と一３ｖ
との中間の値になる。この“１″をｌＩき込んだ場合の
電荷蓄積領域の電圧は、客数４のイ咋と電荷蓄積領域に
寄生するその他の浮遊容量との比によって決まる。仮に
容量４が電荷蓄積領域の全容量の５０％を占めるとする
と、このｌ“を書き込んだ場合の電荷蓄積領域の電圧は
約−１，５Ｖになる。読み出し動作時にはディジット線
をセンスアンプへつなぎ、この電圧を■にした状態で＠
エアドレス線電圧２１を３ｖにする。この時、第１ Ｆ
ＥＴ １は導通状態になるため、ディジット線区は第３
ＦＥＴ ３を介して第１の基準電位（３ｖ）が与えら
れている電源端子１１につながる。第８ ＦＥＴ３の閾
値電圧が−ｔＯＶである場合を想定すると、メモリセル
に“０“が蓄えられている場合は第３窩３はその第１．
ゲート電極８ｇ＋が約Ｗのだめ導通状態罠あり、ディジ
ット線区へ電源端子１１から電流が流れるのでディジッ
ト線電圧２３け２３′のように上昇する。メモリセルに
“１″が蓄えられている場合に、第３ＦＨ７３はその第
１ゲート電極３ｇ＋が約−１，５Ｖになっているため導
通しない状態にあり、ディジット線区へ電源端子１１か
ら流れる電流はなくディジット線電圧は２４のよ、うに
ＯＶのままである。このディジット線電圧の差によって
ｏ″、″ｌ“の読み出し動作が行なわれる。ダミーセル
としては例えばメモリセルと同じ構造で常に“０“を書
き込んでおき、ディジット線電圧が ０ をｉδ°（）
み出したメモリセルの場合と“】“を読み出しだメモリ
セルの場合の中間になるようにチャネル幅を設定してお
く。
２ＦＥＴ ２にＰチャネルＭＯ８ＦＥＴ 、を、第３
ＦＥＴ ３にＮチャネル接合型ＦＥＴを用い、第１の基
準電位１１を討、第２の基準電位１２をＯｖに設定した
場合の動作を説明する。２進情報は電気肯に浮いた状態
であるＰ型領域２１１１．３ｇ＋ （以下電荷蓄積領域
と呼ぶ）につながる容ｔ４などの容量を充放電すること
によって蓄えられる。第２図は改良３Ｔセルを動作させ
る時の信号波形図である。書き込み動作時には第２アド
レス線電圧２２をＯｖにし、ディジット線電圧は書き込
む２進情報に応じて０“情報の時は２３のようにＯｖに
し、１“情報の時は２４のように３ｖにする。この時Ｐ
チャネル第２ ＦＥＴ ２は導通状態になるため、電荷
蓄積領域の電圧２５．２６は０“ −の場合伺も
“ｌ“の場合（至）もいずれもＯｖになる。この後第２
図に示すように、まず第２アドレス線電圧を３ｖにし、
次にディジット線をＷにすると書き込み動作が終了する
。この時電荷蓄積領域の電圧は容量４を通じての容量カ
ップリングによって０を書き込んだ場合（ハ）はほぼＯ
ｖに、また“ｌ“を書き込んだ場合（至）は■と一３ｖ
との中間の値になる。この“１″をｌＩき込んだ場合の
電荷蓄積領域の電圧は、客数４のイ咋と電荷蓄積領域に
寄生するその他の浮遊容量との比によって決まる。仮に
容量４が電荷蓄積領域の全容量の５０％を占めるとする
と、このｌ“を書き込んだ場合の電荷蓄積領域の電圧は
約−１，５Ｖになる。読み出し動作時にはディジット線
をセンスアンプへつなぎ、この電圧を■にした状態で＠
エアドレス線電圧２１を３ｖにする。この時、第１ Ｆ
ＥＴ １は導通状態になるため、ディジット線区は第３
ＦＥＴ ３を介して第１の基準電位（３ｖ）が与えら
れている電源端子１１につながる。第８ ＦＥＴ３の閾
値電圧が−ｔＯＶである場合を想定すると、メモリセル
に“０“が蓄えられている場合は第３窩３はその第１．
ゲート電極８ｇ＋が約Ｗのだめ導通状態罠あり、ディジ
ット線区へ電源端子１１から電流が流れるのでディジッ
ト線電圧２３け２３′のように上昇する。メモリセルに
“１″が蓄えられている場合に、第３ＦＨ７３はその第
１ゲート電極３ｇ＋が約−１，５Ｖになっているため導
通しない状態にあり、ディジット線区へ電源端子１１か
ら流れる電流はなくディジット線電圧は２４のよ、うに
ＯＶのままである。このディジット線電圧の差によって
ｏ″、″ｌ“の読み出し動作が行なわれる。ダミーセル
としては例えばメモリセルと同じ構造で常に“０“を書
き込んでおき、ディジット線電圧が ０ をｉδ°（）
み出したメモリセルの場合と“】“を読み出しだメモリ
セルの場合の中間になるようにチャネル幅を設定してお
く。
第３図（ａ）は改良３Ｔセルを半導体基板に実現したも
のの平面図、同図ｆｂ）はＡ−ｐｊ断面図である。
のの平面図、同図ｆｂ）はＡ−ｐｊ断面図である。
３１はＰ型半導体基板、３２はＮ型領域、３３は電荷蓄
積領域となるＰ型領域である。３４．けＮ型領域でディ
ジット線となる導体層８９に接続される。３５はＮ型領
域で第１の基準電位が供給される電源配線を兼ねる。導
体層３６は第１ ＦＥＴ ｌのグー）１１ｊ： ４ｉｆ
ｉ： Ｉｇと第１アドレス線ＡＬ＋とを兼ねる。導体層
３７は第２ＦＥＴ ２のゲート電極２ｇと第２アドレス
線ＡＬｚとを兼ねる。３８は絶縁層、導体層３９はディ
ジット線である。第１図の容量４に対応する容量は、Ｐ
型領域３３とＮ型領域３２．３４との間のＰＮ接合容量
である。第３図（ａ）の一点鎖線は活性領域と不活性領
域とを分けており、これらの図で周囲部が不活性領域で
ある。
積領域となるＰ型領域である。３４．けＮ型領域でディ
ジット線となる導体層８９に接続される。３５はＮ型領
域で第１の基準電位が供給される電源配線を兼ねる。導
体層３６は第１ ＦＥＴ ｌのグー）１１ｊ： ４ｉｆ
ｉ： Ｉｇと第１アドレス線ＡＬ＋とを兼ねる。導体層
３７は第２ＦＥＴ ２のゲート電極２ｇと第２アドレス
線ＡＬｚとを兼ねる。３８は絶縁層、導体層３９はディ
ジット線である。第１図の容量４に対応する容量は、Ｐ
型領域３３とＮ型領域３２．３４との間のＰＮ接合容量
である。第３図（ａ）の一点鎖線は活性領域と不活性領
域とを分けており、これらの図で周囲部が不活性領域で
ある。
第３図（ａ） 、 （ｂ）の構造では第８ ＦＥＴのＮ
チャネル接合型ＦＥＴのチャネル長が導体層３７とＮ型
領域３４とのパターニングの目合わせずれによって変化
し、メモリセルのコンダクタンスが目合わせずれによっ
て変化する。この構造ではＮ型領域３４と８５とは隣り
のメモリセルと共有できるだめ、隣りのセル同士は左右
対称に配置される。そのためあるメモリセルのコンダク
タンスが減少するように目合わせずれが生じると、隣り
のメモリセルではコンダクタンスは増加する。ところで
従来の半導体集積化記憶装置では１本のディジット線に
は１つのダミーセルしか接続されていないため、ダミー
セルの特性の変化と反対の変化を生じるメモリセルが必
らず存在し前述のような欠点が生じていた。
チャネル接合型ＦＥＴのチャネル長が導体層３７とＮ型
領域３４とのパターニングの目合わせずれによって変化
し、メモリセルのコンダクタンスが目合わせずれによっ
て変化する。この構造ではＮ型領域３４と８５とは隣り
のメモリセルと共有できるだめ、隣りのセル同士は左右
対称に配置される。そのためあるメモリセルのコンダク
タンスが減少するように目合わせずれが生じると、隣り
のメモリセルではコンダクタンスは増加する。ところで
従来の半導体集積化記憶装置では１本のディジット線に
は１つのダミーセルしか接続されていないため、ダミー
セルの特性の変化と反対の変化を生じるメモリセルが必
らず存在し前述のような欠点が生じていた。
このことは改良３Ｔセルのような多くの長所を有しなが
らも目合わせずれによって特性が変化してしまうメモリ
セルを使った半導体集積化記憶装置の実現にとって大き
な障害となっている。
らも目合わせずれによって特性が変化してしまうメモリ
セルを使った半導体集積化記憶装置の実現にとって大き
な障害となっている。
本発明は、このような従来の欠点を除去せしめて、目合
わせずれによって特性が変化してしまうメモリセルを用
いても読み出し動作が確実に行なえる半導体集積化記憶
装置を提供することにある。
わせずれによって特性が変化してしまうメモリセルを用
いても読み出し動作が確実に行なえる半導体集積化記憶
装置を提供することにある。
本発明は、メモリセルとダミーセルとの差動信号を増幅
して読み出しを行なう半導体集積化記憶装置において、
ディジット線に接続されたメモリセルの向きと同じ向き
のダミーセルを上記ディジット線と対をなすディジット
線にそれぞれ備えたことを特徴とする半導体集積化記憶
装置である。
して読み出しを行なう半導体集積化記憶装置において、
ディジット線に接続されたメモリセルの向きと同じ向き
のダミーセルを上記ディジット線と対をなすディジット
線にそれぞれ備えたことを特徴とする半導体集積化記憶
装置である。
本発明において、情報読み出し時には選択されたメモリ
セルと同じ向きのダミーセルが選択さ些る。
セルと同じ向きのダミーセルが選択さ些る。
以下本発明の実施例について図面を用いて詳細に説明す
る。
る。
第４図はメモリセルとして改良３Ｔセルを用いた場合の
本発明の半導体集積化記憶装置の一実施例である。図中
ＳＡはセンスアンプ、ＤＬＩ、ＤＬＩはディジット線、
Ｍ１〜Ｍ−はメモリセル、Ｄ１〜Ｄ４はダミーセルを示
している。改良８Ｔセルは図示のとうり隣りのメモリセ
ルＭ ＋ 、 Ｍ ｔおよびＭ Ｓ ＋ Ｍ ４ 同士
カ左右対称に配置され、したがって、右向きのメモリセ
ルと左向きのメモリセルとが存在する。そこで本発明で
はダミーセルＤ＋、ＤｔおよびＤ３．Ｄ４も１本のディ
ジット線ＤＬ＋およびＤＬＩにそれぞれに右向キのダミ
ーセルと左向きのダミーセルとを接続したものである。
本発明の半導体集積化記憶装置の一実施例である。図中
ＳＡはセンスアンプ、ＤＬＩ、ＤＬＩはディジット線、
Ｍ１〜Ｍ−はメモリセル、Ｄ１〜Ｄ４はダミーセルを示
している。改良８Ｔセルは図示のとうり隣りのメモリセ
ルＭ ＋ 、 Ｍ ｔおよびＭ Ｓ ＋ Ｍ ４ 同士
カ左右対称に配置され、したがって、右向きのメモリセ
ルと左向きのメモリセルとが存在する。そこで本発明で
はダミーセルＤ＋、ＤｔおよびＤ３．Ｄ４も１本のディ
ジット線ＤＬ＋およびＤＬＩにそれぞれに右向キのダミ
ーセルと左向きのダミーセルとを接続したものである。
第４図の例では５角形でメモリセルとダミーセルとを表
現し、偶数番号のセルは右向き、寄数番号のセルは左向
きを示している。
現し、偶数番号のセルは右向き、寄数番号のセルは左向
きを示している。
このように構成すればあるメモリ峯ルが選択された場合
Ｋ、同じ向きのダミーセルが対をなすディジット線に必
らず接続されていることとなる。例えばメモリセルＭ＋
に対してダミーセルＤ！ 、メモリセルＭ４に対してダ
ミーセルＤ！、等である。そこで特定のメモリセルに対
し、上記関係にある特定のダミーセルを選択してやれば
、■合わせずれによってセルの特性が変化してもメモリ
セルとダミーセルとはほぼ同じように特性が変化するの
で問題はほとんどなくなる。
Ｋ、同じ向きのダミーセルが対をなすディジット線に必
らず接続されていることとなる。例えばメモリセルＭ＋
に対してダミーセルＤ！ 、メモリセルＭ４に対してダ
ミーセルＤ！、等である。そこで特定のメモリセルに対
し、上記関係にある特定のダミーセルを選択してやれば
、■合わせずれによってセルの特性が変化してもメモリ
セルとダミーセルとはほぼ同じように特性が変化するの
で問題はほとんどなくなる。
なお、上述したダミーセルを選択する（幾能は、ダミー
セルに関するアドレス線のデコーダ回路において容易に
実現できる。
セルに関するアドレス線のデコーダ回路において容易に
実現できる。
本発明は半導体集積化記憶装置では、改良３Ｔセルのよ
うな多くの長所を有しながらも目合わせずれによって特
性が変化してしまうメモリセルを用いても読み出し動作
を確実に行うことができ、まだ一般にダミーセルの数と
比較してメモリセルの数はひじように多いので、ダミー
セルの数を増しても面績や消費電力の増加はほとんど無
視できる。
うな多くの長所を有しながらも目合わせずれによって特
性が変化してしまうメモリセルを用いても読み出し動作
を確実に行うことができ、まだ一般にダミーセルの数と
比較してメモリセルの数はひじように多いので、ダミー
セルの数を増しても面績や消費電力の増加はほとんど無
視できる。
以上説明の便宜上改良３Ｔセルを用いた場合の実施例を
用いたが１本発明では他のメモリセルを用いた場合にも
適用できる。例えば上下対称に配置されるメモリセルを
使用する場合は、ダミーセルも上下対称のものを配置す
る。また第４図では向きが２種類の場合を説明したが、
これは他の場合であっても構わない。また第４図はオー
プン・ディジット構成の場合を説明したが、これはフォ
ールデッド・ディジット構成の場合でも構わない。
用いたが１本発明では他のメモリセルを用いた場合にも
適用できる。例えば上下対称に配置されるメモリセルを
使用する場合は、ダミーセルも上下対称のものを配置す
る。また第４図では向きが２種類の場合を説明したが、
これは他の場合であっても構わない。また第４図はオー
プン・ディジット構成の場合を説明したが、これはフォ
ールデッド・ディジット構成の場合でも構わない。
第１図は改良３Ｔセルの一実施例のブロック図、第２図
は第１図に示す改良３Ｔセルを動作させる時の信号の波
形図の一例を示す図、第３図（ａ） 、 ｆｂ）は改良
８Ｔセルを半導体基板に実現したものの平面図および断
面図、第４図は本発明の一実施例のブロック図である。 ｌ・・・第１導電型の、第１ＦＥＴ、２・・・第２導電
型の第２ ＦＥＴ、３・・第１導電型の第８ ＦＥＴ％
４・・・容量、１１・・第１の基準゛電位、】２・・・
第２の基準電位、ＡＬ＋・・・第１アドレス線＋ ＡＬ
ｚ・・・第２アドレス線、ＤＬ。 １）Ｌ＋ 、 ＤＬ２ ・・・ディジット線、２１・・
・第１アドレス線の電圧波形、２２・・・第２アドレス
線の電圧波形、２８゜２４・・・ディジット線の電圧波
形、２５．２６・・・電荷蓄積領域の電圧波形、３１・
・Ｐ型半導体基板、８２．、、Ｎ型領域、３３・・・Ｐ
型領域、３４．３５−・・Ｎ型領域、３６．３７・・・
導体層、３８・・・絶縁層、３９・・・導体層、ＳＡ・
・・センスアンプ、 Ｍ＋〜Ｍ４・・・メモリセル、朗
〜Ｄ４ ・ダミーセル。
は第１図に示す改良３Ｔセルを動作させる時の信号の波
形図の一例を示す図、第３図（ａ） 、 ｆｂ）は改良
８Ｔセルを半導体基板に実現したものの平面図および断
面図、第４図は本発明の一実施例のブロック図である。 ｌ・・・第１導電型の、第１ＦＥＴ、２・・・第２導電
型の第２ ＦＥＴ、３・・第１導電型の第８ ＦＥＴ％
４・・・容量、１１・・第１の基準゛電位、】２・・・
第２の基準電位、ＡＬ＋・・・第１アドレス線＋ ＡＬ
ｚ・・・第２アドレス線、ＤＬ。 １）Ｌ＋ 、 ＤＬ２ ・・・ディジット線、２１・・
・第１アドレス線の電圧波形、２２・・・第２アドレス
線の電圧波形、２８゜２４・・・ディジット線の電圧波
形、２５．２６・・・電荷蓄積領域の電圧波形、３１・
・Ｐ型半導体基板、８２．、、Ｎ型領域、３３・・・Ｐ
型領域、３４．３５−・・Ｎ型領域、３６．３７・・・
導体層、３８・・・絶縁層、３９・・・導体層、ＳＡ・
・・センスアンプ、 Ｍ＋〜Ｍ４・・・メモリセル、朗
〜Ｄ４ ・ダミーセル。
Claims (1)
- （１）メモリセルとダミーセルとの差動信号を増幅して
読み出しを行なう半導体集積化記憶装置において、ディ
ジット線に接続されたメモリセルの向きと同じ向きのダ
ミーセルを上記ディジット線と対をなすディジット線に
それぞれ備えたことを特徴とする半導体集積化記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123227A JPS613393A (ja) | 1984-06-15 | 1984-06-15 | 半導体集積化記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123227A JPS613393A (ja) | 1984-06-15 | 1984-06-15 | 半導体集積化記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613393A true JPS613393A (ja) | 1986-01-09 |
Family
ID=14855346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123227A Pending JPS613393A (ja) | 1984-06-15 | 1984-06-15 | 半導体集積化記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613393A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04320628A (ja) * | 1991-04-19 | 1992-11-11 | Matsuyama Plow Mfg Co Ltd | 畝立てマルチ装置 |
| US10016544B2 (en) | 2013-10-30 | 2018-07-10 | Kci Licensing, Inc. | Dressing with differentially sized perforations |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS536544A (en) * | 1976-07-07 | 1978-01-21 | Mitsubishi Electric Corp | Semiconductor memory unit |
-
1984
- 1984-06-15 JP JP59123227A patent/JPS613393A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS536544A (en) * | 1976-07-07 | 1978-01-21 | Mitsubishi Electric Corp | Semiconductor memory unit |
Cited By (2)
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|---|---|---|---|---|
| JPH04320628A (ja) * | 1991-04-19 | 1992-11-11 | Matsuyama Plow Mfg Co Ltd | 畝立てマルチ装置 |
| US10016544B2 (en) | 2013-10-30 | 2018-07-10 | Kci Licensing, Inc. | Dressing with differentially sized perforations |
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