JPS613393A - Semiconductor integrated memory device - Google Patents

Abstract

PURPOSE:To execute read actions securely even if a memory cell having a characteristic changed due to disalignment is used by providing independently dummy cells with the same directions as that connected to a digit line on a pair of digit lines. CONSTITUTION:A group of memory cells M1 and M2 and that of M3 and M4 are disposed in right-facing/left-facing symmetry on a pair of digit lines DL1 and DL2 connected to a sensor amplifier SA, while a group of dummy cells D1 and D2 and that of D3 and D4 are disposed in the same manner. When the memory cell is selected, the dummy cells with the same directions exist on a pair of digit lines without fails. For instance, the dummy cell D3 with respect to the memory cell M1, the dummy cell D2 with respect to the memory cell M4, etc. When the dummy cell having said relation with respect to a specific memory cell, read actions can be executed securely, because characteristics of the memory cell and the dummy cell change in the same manner even if the characteristics of cells change due to disalignment.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大容量化に適した半導体集積化記憶装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated memory device suitable for increasing capacity.

〔従来技術とその問題点〕[Prior art and its problems]

ダイナミック・ランダム・アクセスΦメモリーではセン
スアンプに１対のディジット線を接続し、情報読み出し
時にはあるメモリセルがワード線によって選択される時
に対をなすディジット線に接続されているダミーセルを
選択し２つのセルの差動信号をセンスアンプで増幅して
いる。またメモリセルアレイではメモリセルをできるだ
け密に設置するためにメモリセルの一部を隣りのメモリ
セルと共有して左右おるいは上下対称に配置してい　−
る。ところで半導体集積回路のプロセスでは目合わせず
れはさけることができない。そのだめ目合わせずれによ
って特性が変化してしまうメモリセルを使用する場合に
は、メモリセルとダミーセルとが同じ向きであれば目合
わせずれは同じように生ずるためにほぼ同じように特性
が変化するので問題は少ないが、メモリセルとダミーセ
ルとの向きが反対である場合には反対方向に特性がずれ
てしまうという問題がある。例えばメモリセルの信号が
小さい方向に変化するのに対し、ダミーセルの信号は大
きい方向にずれるということとなる。In dynamic random access Φ memory, a pair of digit lines is connected to a sense amplifier, and when a certain memory cell is selected by a word line when reading information, a dummy cell connected to the pair of digit lines is selected and two digit lines are connected to the sense amplifier. The differential signals of the cells are amplified by the sense amplifier. In addition, in a memory cell array, in order to arrange memory cells as densely as possible, some of the memory cells are shared with neighboring memory cells and arranged symmetrically from side to side or vertically.
Ru. However, misalignment cannot be avoided in the process of semiconductor integrated circuits. However, when using memory cells whose characteristics change due to misalignment, if the memory cell and dummy cell are oriented in the same way, the misalignment will occur in the same way, so the characteristics will change in almost the same way. Therefore, there are few problems, but there is a problem that when the memory cells and dummy cells are oriented in opposite directions, the characteristics shift in the opposite direction. For example, while the signal of the memory cell changes in the smaller direction, the signal of the dummy cell shifts in the larger direction.

その結果センスアンプに加わる差動信号は小さくなり動
作マージンが小さくなってしまうか、あるいはメモリセ
ルとダミーセルとの信号が反転してしまって正常な読み
出しができなくなるという危険性がある。As a result, there is a risk that the differential signal applied to the sense amplifier will become smaller and the operating margin will become smaller, or the signals between the memory cell and the dummy cell will be inverted, making it impossible to read normally.

以下に具体例をあげて上記の問題点を詳細に説明する。The above problems will be explained in detail below using specific examples.

メモリセル中に貯蔵信号を増幅する機能を持ち、メモリ
セルを微細化しても読み出し信号が低下することが少な
く、小面積で、２値電圧で動作する高集積化に適した半
導体メモリセル（特願昭５８−０２８９４１号）が提案
されている。第１図は上記半導体メモリセル（以下改良
３Ｔセルと記す）の一実施例のブロック図である。改良
８Ｔセルは第１導電型の第１　ＦＥＴ　１と、第２導電
型の第２　ＦＥＴ　２と、第１導電型の第３　ＦＥＴ　
８と、一方の端子を第８　ＦＥＴ　３の第１ゲート電極
８ｇ＋に、他方の端子を第３　ＦＥＴ　３の第１通電電
極８ａに直結した容ｔ４と、第１　ＦＥＴ　ｌのゲート
電極１ｇＫ接続され、読み出し時に第１　ＦＥＴ　１を
オンする信号を供給する第１アドレス線ＡＬＬと、第２
　ＦＥＴ　２のゲート電極２ｇに接続され、書き込み時
に第２　ＦＥＴ　２をオンする信号を供給する第２アド
レス線ＡＬ２、第ｓｍ３の第１通電電極３ａＫ接続され
、書き込み時に容量４を介して第３　ＦＥＴ　８の第１
ゲート電極８ｇ＋へ供給されて第３　ＦＥＴ　３のチャ
ネル抵抗をその大小何れかに設定する書き込み信号を供
給し、読み出し時に第３　ＦＥＴ　３の導通状態を検出
するだめの信号を供給するディジット線区とを含んで構
成されている。Semiconductor memory cells (especially suitable for high integration) that have the function of amplifying the signals stored in the memory cells, have a small area, operate on binary voltages, and have little readout signal drop even when the memory cells are miniaturized. Application No. 58-028941) has been proposed. FIG. 1 is a block diagram of an embodiment of the semiconductor memory cell (hereinafter referred to as improved 3T cell). The improved 8T cell has a first FET 1 of the first conductivity type, a second FET 2 of the second conductivity type, and a third FET of the first conductivity type.
8, a capacitor t4 whose one terminal is directly connected to the first gate electrode 8g+ of the eighth FET 3, and the other terminal directly connected to the first current-carrying electrode 8a of the third FET 3, and the gate electrode 1gK of the first FET 1. , a first address line ALL that supplies a signal to turn on the first FET 1 during reading, and a second address line ALL.
A second address line AL2 is connected to the gate electrode 2g of FET 2 and supplies a signal to turn on the second FET 2 at the time of writing, and a first current-carrying electrode 3aK of the sm3 is connected to the third FET 2 through the capacitor 4 at the time of writing. 1st of 8
A digit line section that supplies a write signal that is supplied to the gate electrode 8g+ to set the channel resistance of the third FET 3 to either a large or small value, and supplies a signal that detects the conduction state of the third FET 3 during reading. It is composed of:

次に第１　ＰＥＴ　ｌにＮチャネルＭＯ３ＦＥＴを、第
２ＦＥＴ　２にＰチャネルＭＯ８ＦＥＴ　、を、第３　
ＦＥＴ　３にＮチャネル接合型ＦＥＴを用い、第１の基
準電位１１を討、第２の基準電位１２をＯｖに設定した
場合の動作を説明する。２進情報は電気肯に浮いた状態
であるＰ型領域２１１１．３ｇ＋　（以下電荷蓄積領域
と呼ぶ）につながる容ｔ４などの容量を充放電すること
によって蓄えられる。第２図は改良３Ｔセルを動作させ
る時の信号波形図である。書き込み動作時には第２アド
レス線電圧２２をＯｖにし、ディジット線電圧は書き込
む２進情報に応じて０“情報の時は２３のようにＯｖに
し、１“情報の時は２４のように３ｖにする。この時Ｐ
チャネル第２　ＦＥＴ　２は導通状態になるため、電荷
蓄積領域の電圧２５．２６は０“　　　　−の場合伺も
“ｌ“の場合（至）もいずれもＯｖになる。この後第２
図に示すように、まず第２アドレス線電圧を３ｖにし、
次にディジット線をＷにすると書き込み動作が終了する
。この時電荷蓄積領域の電圧は容量４を通じての容量カ
ップリングによって０を書き込んだ場合（ハ）はほぼＯ
ｖに、また“ｌ“を書き込んだ場合（至）は■と一３ｖ
との中間の値になる。この“１″をｌＩき込んだ場合の
電荷蓄積領域の電圧は、客数４のイ咋と電荷蓄積領域に
寄生するその他の浮遊容量との比によって決まる。仮に
容量４が電荷蓄積領域の全容量の５０％を占めるとする
と、このｌ“を書き込んだ場合の電荷蓄積領域の電圧は
約−１，５Ｖになる。読み出し動作時にはディジット線
をセンスアンプへつなぎ、この電圧を■にした状態で＠
エアドレス線電圧２１を３ｖにする。この時、第１　Ｆ
ＥＴ　１は導通状態になるため、ディジット線区は第３
　ＦＥＴ　３を介して第１の基準電位（３ｖ）が与えら
れている電源端子１１につながる。第８　ＦＥＴ３の閾
値電圧が−ｔＯＶである場合を想定すると、メモリセル
に“０“が蓄えられている場合は第３窩３はその第１．
ゲート電極８ｇ＋が約Ｗのだめ導通状態罠あり、ディジ
ット線区へ電源端子１１から電流が流れるのでディジッ
ト線電圧２３け２３′のように上昇する。メモリセルに
“１″が蓄えられている場合に、第３ＦＨ７３はその第
１ゲート電極３ｇ＋が約−１，５Ｖになっているため導
通しない状態にあり、ディジット線区へ電源端子１１か
ら流れる電流はなくディジット線電圧は２４のよ、うに
ＯＶのままである。このディジット線電圧の差によって
ｏ″、″ｌ“の読み出し動作が行なわれる。ダミーセル
としては例えばメモリセルと同じ構造で常に“０“を書
き込んでおき、ディジット線電圧が　０　をｉδ°（）
み出したメモリセルの場合と“】“を読み出しだメモリ
セルの場合の中間になるようにチャネル幅を設定してお
く。Next, the first PET 1 is an N-channel MO3FET, the second FET 2 is a P-channel MO8FET, and the third
The operation will be described when an N-channel junction FET is used as the FET 3, the first reference potential 11 is set to Ov, and the second reference potential 12 is set to Ov. Binary information is stored by charging and discharging a capacitor such as a capacitor t4 connected to the P-type region 2111.3g+ (hereinafter referred to as a charge storage region) which is in an electrically positive state. FIG. 2 is a signal waveform diagram when operating the improved 3T cell. During a write operation, the second address line voltage 22 is set to Ov, and the digit line voltage is set to Ov as shown in 23 when 0" information is written, and set to 3V as shown in 24 when 1" information is written, depending on the binary information to be written. . At this time P
Since the second channel FET 2 becomes conductive, the voltage 25.26 of the charge storage region becomes Ov both in the case of 0" - and in the case of "1".
As shown in the figure, first set the second address line voltage to 3V,
Next, when the digit line is set to W, the write operation is completed. At this time, the voltage in the charge storage region is approximately O when 0 is written (c) due to capacitive coupling through capacitor 4.
If you write “l” in v again (to), it becomes ■ and -3v
The value will be intermediate between . The voltage of the charge storage region when this "1" is loaded is determined by the ratio of the voltage of 4 and other stray capacitances parasitic to the charge storage region. Assuming that capacitor 4 occupies 50% of the total capacitance of the charge storage region, the voltage of the charge storage region when this l" is written will be approximately -1.5V. During read operation, connect the digit line to the sense amplifier. , with this voltage set to ■＠
Set the air address line voltage 21 to 3V. At this time, the 1st F
Since ET 1 becomes conductive, the digit line section becomes the third
It is connected via FET 3 to a power supply terminal 11 to which a first reference potential (3V) is applied. Assuming that the threshold voltage of the eighth FET 3 is -tOV, if "0" is stored in the memory cell, the third socket 3 is set to the first .
Since the gate electrode 8g+ is in a conductive state trap of about W, current flows from the power supply terminal 11 to the digit line section, so the digit line voltage rises to 23 and 23'. When "1" is stored in the memory cell, the third FH 73 is in a non-conductive state because its first gate electrode 3g+ is at about -1.5V, and current flows from the power supply terminal 11 to the digit line section. Instead, the digit line voltage remains at OV, such as 24. A read operation of o" and "l" is performed by this difference in digit line voltage. For example, a dummy cell has the same structure as a memory cell and always writes "0", and when the digit line voltage is 0, iδ° ()
The channel width is set so that it is halfway between the case of a memory cell that protrudes and the case of a memory cell that reads "]".

第３図（ａ）は改良３Ｔセルを半導体基板に実現したも
のの平面図、同図ｆｂ）はＡ−ｐｊ断面図である。FIG. 3(a) is a plan view of an improved 3T cell realized on a semiconductor substrate, and FIG. 3(b) is a sectional view taken along the line A-pj.

３１はＰ型半導体基板、３２はＮ型領域、３３は電荷蓄
積領域となるＰ型領域である。３４．けＮ型領域でディ
ジット線となる導体層８９に接続される。３５はＮ型領
域で第１の基準電位が供給される電源配線を兼ねる。導
体層３６は第１　ＦＥＴ　ｌのグー）１１ｊ：　４ｉｆ
ｉ：　Ｉｇと第１アドレス線ＡＬ＋とを兼ねる。導体層
３７は第２ＦＥＴ　２のゲート電極２ｇと第２アドレス
線ＡＬｚとを兼ねる。３８は絶縁層、導体層３９はディ
ジット線である。第１図の容量４に対応する容量は、Ｐ
型領域３３とＮ型領域３２．３４との間のＰＮ接合容量
である。第３図（ａ）の一点鎖線は活性領域と不活性領
域とを分けており、これらの図で周囲部が不活性領域で
ある。31 is a P-type semiconductor substrate, 32 is an N-type region, and 33 is a P-type region serving as a charge storage region. 34. The N-type region is connected to a conductor layer 89 which becomes a digit line. Reference numeral 35 denotes an N-type region which also serves as a power supply wiring to which the first reference potential is supplied. The conductor layer 36 is the first FET (11j): 4if
i: Doubles as Ig and first address line AL+. The conductor layer 37 also serves as the gate electrode 2g of the second FET 2 and the second address line ALz. 38 is an insulating layer, and a conductor layer 39 is a digit line. The capacity corresponding to capacity 4 in Figure 1 is P
This is the PN junction capacitance between type region 33 and N type region 32.34. The dashed line in FIG. 3(a) separates the active region from the inactive region, and in these figures, the surrounding area is the inactive region.

第３図（ａ）　、　（ｂ）の構造では第８　ＦＥＴのＮ
チャネル接合型ＦＥＴのチャネル長が導体層３７とＮ型
領域３４とのパターニングの目合わせずれによって変化
し、メモリセルのコンダクタンスが目合わせずれによっ
て変化する。この構造ではＮ型領域３４と８５とは隣り
のメモリセルと共有できるだめ、隣りのセル同士は左右
対称に配置される。そのためあるメモリセルのコンダク
タンスが減少するように目合わせずれが生じると、隣り
のメモリセルではコンダクタンスは増加する。ところで
従来の半導体集積化記憶装置では１本のディジット線に
は１つのダミーセルしか接続されていないため、ダミー
セルの特性の変化と反対の変化を生じるメモリセルが必
らず存在し前述のような欠点が生じていた。In the structure of Fig. 3(a) and (b), the N of the 8th FET is
The channel length of the channel junction FET changes depending on the misalignment of the patterning of the conductor layer 37 and the N-type region 34, and the conductance of the memory cell changes due to the misalignment. In this structure, since the N-type regions 34 and 85 can be shared with adjacent memory cells, the adjacent cells are arranged symmetrically. Therefore, if misalignment occurs such that the conductance of a certain memory cell decreases, the conductance of the adjacent memory cell increases. By the way, in conventional semiconductor integrated memory devices, only one dummy cell is connected to one digit line, so there is always a memory cell whose characteristics change opposite to that of the dummy cell, resulting in the drawbacks mentioned above. was occurring.

このことは改良３Ｔセルのような多くの長所を有しなが
らも目合わせずれによって特性が変化してしまうメモリ
セルを使った半導体集積化記憶装置の実現にとって大き
な障害となっている。This is a major obstacle to the realization of a semiconductor integrated memory device using memory cells such as the improved 3T cell, which has many advantages but whose characteristics change due to misalignment.

〔発明の目的〕[Purpose of the invention]

本発明は、このような従来の欠点を除去せしめて、目合
わせずれによって特性が変化してしまうメモリセルを用
いても読み出し動作が確実に行なえる半導体集積化記憶
装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate such conventional drawbacks and provide a semiconductor integrated memory device that can reliably perform a read operation even when using memory cells whose characteristics change due to misalignment.

〔発明の構成〕[Structure of the invention]

本発明は、メモリセルとダミーセルとの差動信号を増幅
して読み出しを行なう半導体集積化記憶装置において、
ディジット線に接続されたメモリセルの向きと同じ向き
のダミーセルを上記ディジット線と対をなすディジット
線にそれぞれ備えたことを特徴とする半導体集積化記憶
装置である。The present invention provides a semiconductor integrated memory device that amplifies and reads a differential signal between a memory cell and a dummy cell.
A semiconductor integrated memory device characterized in that each digit line paired with the digit line is provided with a dummy cell oriented in the same direction as the memory cell connected to the digit line.

本発明において、情報読み出し時には選択されたメモリ
セルと同じ向きのダミーセルが選択さ些る。In the present invention, when reading information, a dummy cell having the same orientation as the selected memory cell is selected.

〔実施例〕〔Example〕

以下本発明の実施例について図面を用いて詳細に説明す
る。Embodiments of the present invention will be described in detail below with reference to the drawings.

第４図はメモリセルとして改良３Ｔセルを用いた場合の
本発明の半導体集積化記憶装置の一実施例である。図中
ＳＡはセンスアンプ、ＤＬＩ、ＤＬＩはディジット線、
Ｍ１〜Ｍ−はメモリセル、Ｄ１〜Ｄ４はダミーセルを示
している。改良８Ｔセルは図示のとうり隣りのメモリセ
ルＭ　＋　、　Ｍ　ｔおよびＭ　Ｓ　＋　Ｍ　４　同士
カ左右対称に配置され、したがって、右向きのメモリセ
ルと左向きのメモリセルとが存在する。そこで本発明で
はダミーセルＤ＋、ＤｔおよびＤ３．Ｄ４も１本のディ
ジット線ＤＬ＋およびＤＬＩにそれぞれに右向キのダミ
ーセルと左向きのダミーセルとを接続したものである。FIG. 4 shows an embodiment of the semiconductor integrated memory device of the present invention in which improved 3T cells are used as memory cells. In the figure, SA is a sense amplifier, DLI is a digit line,
M1 to M- indicate memory cells, and D1 to D4 indicate dummy cells. As shown in the figure, the improved 8T cell is arranged symmetrically between adjacent memory cells M + , M t and M S + M 4 , so that there are right-facing memory cells and left-facing memory cells. Therefore, in the present invention, dummy cells D+, Dt and D3. D4 also has a rightward dummy cell and a leftward dummy cell connected to one digit line DL+ and DLI, respectively.

第４図の例では５角形でメモリセルとダミーセルとを表
現し、偶数番号のセルは右向き、寄数番号のセルは左向
きを示している。In the example of FIG. 4, memory cells and dummy cells are represented by pentagons, with even numbered cells facing right and odd numbered cells facing left.

このように構成すればあるメモリ峯ルが選択された場合
Ｋ、同じ向きのダミーセルが対をなすディジット線に必
らず接続されていることとなる。例えばメモリセルＭ＋
に対してダミーセルＤ！　、メモリセルＭ４に対してダ
ミーセルＤ！、等である。そこで特定のメモリセルに対
し、上記関係にある特定のダミーセルを選択してやれば
、■合わせずれによってセルの特性が変化してもメモリ
セルとダミーセルとはほぼ同じように特性が変化するの
で問題はほとんどなくなる。With this configuration, when a certain memory block is selected, dummy cells in the same direction are necessarily connected to the paired digit lines. For example, memory cell M+
Against dummy cell D! , dummy cell D! for memory cell M4! , etc. Therefore, if you select a specific dummy cell with the above relationship for a specific memory cell, ■Even if the characteristics of the cell change due to misalignment, the characteristics of the memory cell and dummy cell will change in almost the same way, so there will be little problem. It disappears.

なお、上述したダミーセルを選択する（幾能は、ダミー
セルに関するアドレス線のデコーダ回路において容易に
実現できる。Note that the above-mentioned dummy cell selection (function) can be easily realized in a decoder circuit of the address line related to the dummy cell.

〔発明の効果〕〔Effect of the invention〕

本発明は半導体集積化記憶装置では、改良３Ｔセルのよ
うな多くの長所を有しながらも目合わせずれによって特
性が変化してしまうメモリセルを用いても読み出し動作
を確実に行うことができ、まだ一般にダミーセルの数と
比較してメモリセルの数はひじように多いので、ダミー
セルの数を増しても面績や消費電力の増加はほとんど無
視できる。The present invention enables a semiconductor integrated memory device to reliably perform a read operation even when using a memory cell such as an improved 3T cell, which has many advantages but whose characteristics change due to misalignment. The number of memory cells is still generally much larger than the number of dummy cells, so even if the number of dummy cells is increased, the increase in performance and power consumption can be almost ignored.

以上説明の便宜上改良３Ｔセルを用いた場合の実施例を
用いたが１本発明では他のメモリセルを用いた場合にも
適用できる。例えば上下対称に配置されるメモリセルを
使用する場合は、ダミーセルも上下対称のものを配置す
る。また第４図では向きが２種類の場合を説明したが、
これは他の場合であっても構わない。また第４図はオー
プン・ディジット構成の場合を説明したが、これはフォ
ールデッド・ディジット構成の場合でも構わない。For convenience of explanation, the embodiment using the improved 3T cell has been used, but the present invention can also be applied to the case where other memory cells are used. For example, when using memory cells arranged vertically symmetrically, dummy cells are also arranged vertically symmetrically. In addition, in Fig. 4, we explained the case where there are two types of orientation, but
This may also be the case in other cases. Further, although FIG. 4 describes the case of an open digit configuration, this may also be a case of a folded digit configuration.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は改良３Ｔセルの一実施例のブロック図、第２図
は第１図に示す改良３Ｔセルを動作させる時の信号の波
形図の一例を示す図、第３図（ａ）　、　ｆｂ）は改良
８Ｔセルを半導体基板に実現したものの平面図および断
面図、第４図は本発明の一実施例のブロック図である。 ｌ・・・第１導電型の、第１ＦＥＴ、２・・・第２導電
型の第２　ＦＥＴ、３・・第１導電型の第８　ＦＥＴ％
４・・・容量、１１・・第１の基準゛電位、】２・・・
第２の基準電位、ＡＬ＋・・・第１アドレス線＋　ＡＬ
ｚ・・・第２アドレス線、ＤＬ。 １）Ｌ＋　、　ＤＬ２　・・・ディジット線、２１・・
・第１アドレス線の電圧波形、２２・・・第２アドレス
線の電圧波形、２８゜２４・・・ディジット線の電圧波
形、２５．２６・・・電荷蓄積領域の電圧波形、３１・
・Ｐ型半導体基板、８２．、、Ｎ型領域、３３・・・Ｐ
型領域、３４．３５−・・Ｎ型領域、３６．３７・・・
導体層、３８・・・絶縁層、３９・・・導体層、ＳＡ・
・・センスアンプ、　Ｍ＋〜Ｍ４・・・メモリセル、朗
〜Ｄ４　　・ダミーセル。Fig. 1 is a block diagram of an embodiment of the improved 3T cell, Fig. 2 is a diagram showing an example of a signal waveform diagram when operating the improved 3T cell shown in Fig. 1, Fig. 3(a), fb ) are a plan view and a sectional view of an improved 8T cell realized on a semiconductor substrate, and FIG. 4 is a block diagram of an embodiment of the present invention. l...First FET of the first conductivity type, 2...Second FET of the second conductivity type, 3...Eighth FET of the first conductivity type%
4... Capacity, 11... First reference potential, ]2...
Second reference potential, AL+...first address line +AL
z...Second address line, DL. 1) L+, DL2...digit line, 21...
- Voltage waveform of the first address line, 22... Voltage waveform of the second address line, 28° 24... Voltage waveform of the digit line, 25.26... Voltage waveform of the charge storage region, 31.
- P-type semiconductor substrate, 82. , , N-type region, 33...P
Type region, 34.35-...N-type region, 36.37...
Conductor layer, 38... Insulating layer, 39... Conductor layer, SA・
...Sense amplifier, M+~M4...Memory cell, Ro~D4 ・Dummy cell.

Claims (1)

【特許請求の範囲】[Claims] （１）メモリセルとダミーセルとの差動信号を増幅して
読み出しを行なう半導体集積化記憶装置において、ディ
ジット線に接続されたメモリセルの向きと同じ向きのダ
ミーセルを上記ディジット線と対をなすディジット線に
それぞれ備えたことを特徴とする半導体集積化記憶装置
。(1) In a semiconductor integrated memory device that amplifies and reads a differential signal between a memory cell and a dummy cell, a dummy cell is connected to the digit line in the same direction as the memory cell connected to the digit line. A semiconductor integrated memory device characterized in that each line is provided with one line.