JPS613393A - Semiconductor integrated memory device - Google Patents
Semiconductor integrated memory deviceInfo
- Publication number
- JPS613393A JPS613393A JP59123227A JP12322784A JPS613393A JP S613393 A JPS613393 A JP S613393A JP 59123227 A JP59123227 A JP 59123227A JP 12322784 A JP12322784 A JP 12322784A JP S613393 A JPS613393 A JP S613393A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- dummy
- memory cell
- cells
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大容量化に適した半導体集積化記憶装置に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated memory device suitable for increasing capacity.
ダイナミック・ランダム・アクセスΦメモリーではセン
スアンプに1対のディジット線を接続し、情報読み出し
時にはあるメモリセルがワード線によって選択される時
に対をなすディジット線に接続されているダミーセルを
選択し2つのセルの差動信号をセンスアンプで増幅して
いる。またメモリセルアレイではメモリセルをできるだ
け密に設置するためにメモリセルの一部を隣りのメモリ
セルと共有して左右おるいは上下対称に配置してい −
る。ところで半導体集積回路のプロセスでは目合わせず
れはさけることができない。そのだめ目合わせずれによ
って特性が変化してしまうメモリセルを使用する場合に
は、メモリセルとダミーセルとが同じ向きであれば目合
わせずれは同じように生ずるためにほぼ同じように特性
が変化するので問題は少ないが、メモリセルとダミーセ
ルとの向きが反対である場合には反対方向に特性がずれ
てしまうという問題がある。例えばメモリセルの信号が
小さい方向に変化するのに対し、ダミーセルの信号は大
きい方向にずれるということとなる。In dynamic random access Φ memory, a pair of digit lines is connected to a sense amplifier, and when a certain memory cell is selected by a word line when reading information, a dummy cell connected to the pair of digit lines is selected and two digit lines are connected to the sense amplifier. The differential signals of the cells are amplified by the sense amplifier. In addition, in a memory cell array, in order to arrange memory cells as densely as possible, some of the memory cells are shared with neighboring memory cells and arranged symmetrically from side to side or vertically.
Ru. However, misalignment cannot be avoided in the process of semiconductor integrated circuits. However, when using memory cells whose characteristics change due to misalignment, if the memory cell and dummy cell are oriented in the same way, the misalignment will occur in the same way, so the characteristics will change in almost the same way. Therefore, there are few problems, but there is a problem that when the memory cells and dummy cells are oriented in opposite directions, the characteristics shift in the opposite direction. For example, while the signal of the memory cell changes in the smaller direction, the signal of the dummy cell shifts in the larger direction.
その結果センスアンプに加わる差動信号は小さくなり動
作マージンが小さくなってしまうか、あるいはメモリセ
ルとダミーセルとの信号が反転してしまって正常な読み
出しができなくなるという危険性がある。As a result, there is a risk that the differential signal applied to the sense amplifier will become smaller and the operating margin will become smaller, or the signals between the memory cell and the dummy cell will be inverted, making it impossible to read normally.
以下に具体例をあげて上記の問題点を詳細に説明する。The above problems will be explained in detail below using specific examples.
メモリセル中に貯蔵信号を増幅する機能を持ち、メモリ
セルを微細化しても読み出し信号が低下することが少な
く、小面積で、2値電圧で動作する高集積化に適した半
導体メモリセル(特願昭58−028941号)が提案
されている。第1図は上記半導体メモリセル(以下改良
3Tセルと記す)の一実施例のブロック図である。改良
8Tセルは第1導電型の第1 FET 1と、第2導電
型の第2 FET 2と、第1導電型の第3 FET
8と、一方の端子を第8 FET 3の第1ゲート電極
8g+に、他方の端子を第3 FET 3の第1通電電
極8aに直結した容t4と、第1 FET lのゲート
電極1gK接続され、読み出し時に第1 FET 1を
オンする信号を供給する第1アドレス線ALLと、第2
FET 2のゲート電極2gに接続され、書き込み時
に第2 FET 2をオンする信号を供給する第2アド
レス線AL2、第sm3の第1通電電極3aK接続され
、書き込み時に容量4を介して第3 FET 8の第1
ゲート電極8g+へ供給されて第3 FET 3のチャ
ネル抵抗をその大小何れかに設定する書き込み信号を供
給し、読み出し時に第3 FET 3の導通状態を検出
するだめの信号を供給するディジット線区とを含んで構
成されている。Semiconductor memory cells (especially suitable for high integration) that have the function of amplifying the signals stored in the memory cells, have a small area, operate on binary voltages, and have little readout signal drop even when the memory cells are miniaturized. Application No. 58-028941) has been proposed. FIG. 1 is a block diagram of an embodiment of the semiconductor memory cell (hereinafter referred to as improved 3T cell). The improved 8T cell has a first FET 1 of the first conductivity type, a second FET 2 of the second conductivity type, and a third FET of the first conductivity type.
8, a capacitor t4 whose one terminal is directly connected to the first gate electrode 8g+ of the eighth FET 3, and the other terminal directly connected to the first current-carrying electrode 8a of the third FET 3, and the gate electrode 1gK of the first FET 1. , a first address line ALL that supplies a signal to turn on the first FET 1 during reading, and a second address line ALL.
A second address line AL2 is connected to the gate electrode 2g of FET 2 and supplies a signal to turn on the second FET 2 at the time of writing, and a first current-carrying electrode 3aK of the sm3 is connected to the third FET 2 through the capacitor 4 at the time of writing. 1st of 8
A digit line section that supplies a write signal that is supplied to the gate electrode 8g+ to set the channel resistance of the third FET 3 to either a large or small value, and supplies a signal that detects the conduction state of the third FET 3 during reading. It is composed of:
次に第1 PET lにNチャネルMO3FETを、第
2FET 2にPチャネルMO8FET 、を、第3
FET 3にNチャネル接合型FETを用い、第1の基
準電位11を討、第2の基準電位12をOvに設定した
場合の動作を説明する。2進情報は電気肯に浮いた状態
であるP型領域2111.3g+ (以下電荷蓄積領域
と呼ぶ)につながる容t4などの容量を充放電すること
によって蓄えられる。第2図は改良3Tセルを動作させ
る時の信号波形図である。書き込み動作時には第2アド
レス線電圧22をOvにし、ディジット線電圧は書き込
む2進情報に応じて0“情報の時は23のようにOvに
し、1“情報の時は24のように3vにする。この時P
チャネル第2 FET 2は導通状態になるため、電荷
蓄積領域の電圧25.26は0“ −の場合伺も
“l“の場合(至)もいずれもOvになる。この後第2
図に示すように、まず第2アドレス線電圧を3vにし、
次にディジット線をWにすると書き込み動作が終了する
。この時電荷蓄積領域の電圧は容量4を通じての容量カ
ップリングによって0を書き込んだ場合(ハ)はほぼO
vに、また“l“を書き込んだ場合(至)は■と一3v
との中間の値になる。この“1″をlIき込んだ場合の
電荷蓄積領域の電圧は、客数4のイ咋と電荷蓄積領域に
寄生するその他の浮遊容量との比によって決まる。仮に
容量4が電荷蓄積領域の全容量の50%を占めるとする
と、このl“を書き込んだ場合の電荷蓄積領域の電圧は
約−1,5Vになる。読み出し動作時にはディジット線
をセンスアンプへつなぎ、この電圧を■にした状態で@
エアドレス線電圧21を3vにする。この時、第1 F
ET 1は導通状態になるため、ディジット線区は第3
FET 3を介して第1の基準電位(3v)が与えら
れている電源端子11につながる。第8 FET3の閾
値電圧が−tOVである場合を想定すると、メモリセル
に“0“が蓄えられている場合は第3窩3はその第1.
ゲート電極8g+が約Wのだめ導通状態罠あり、ディジ
ット線区へ電源端子11から電流が流れるのでディジッ
ト線電圧23け23′のように上昇する。メモリセルに
“1″が蓄えられている場合に、第3FH73はその第
1ゲート電極3g+が約−1,5Vになっているため導
通しない状態にあり、ディジット線区へ電源端子11か
ら流れる電流はなくディジット線電圧は24のよ、うに
OVのままである。このディジット線電圧の差によって
o″、″l“の読み出し動作が行なわれる。ダミーセル
としては例えばメモリセルと同じ構造で常に“0“を書
き込んでおき、ディジット線電圧が 0 をiδ°()
み出したメモリセルの場合と“】“を読み出しだメモリ
セルの場合の中間になるようにチャネル幅を設定してお
く。Next, the first PET 1 is an N-channel MO3FET, the second FET 2 is a P-channel MO8FET, and the third
The operation will be described when an N-channel junction FET is used as the FET 3, the first reference potential 11 is set to Ov, and the second reference potential 12 is set to Ov. Binary information is stored by charging and discharging a capacitor such as a capacitor t4 connected to the P-type region 2111.3g+ (hereinafter referred to as a charge storage region) which is in an electrically positive state. FIG. 2 is a signal waveform diagram when operating the improved 3T cell. During a write operation, the second address line voltage 22 is set to Ov, and the digit line voltage is set to Ov as shown in 23 when 0" information is written, and set to 3V as shown in 24 when 1" information is written, depending on the binary information to be written. . At this time P
Since the second channel FET 2 becomes conductive, the voltage 25.26 of the charge storage region becomes Ov both in the case of 0" - and in the case of "1".
As shown in the figure, first set the second address line voltage to 3V,
Next, when the digit line is set to W, the write operation is completed. At this time, the voltage in the charge storage region is approximately O when 0 is written (c) due to capacitive coupling through capacitor 4.
If you write “l” in v again (to), it becomes ■ and -3v
The value will be intermediate between . The voltage of the charge storage region when this "1" is loaded is determined by the ratio of the voltage of 4 and other stray capacitances parasitic to the charge storage region. Assuming that capacitor 4 occupies 50% of the total capacitance of the charge storage region, the voltage of the charge storage region when this l" is written will be approximately -1.5V. During read operation, connect the digit line to the sense amplifier. , with this voltage set to ■@
Set the air address line voltage 21 to 3V. At this time, the 1st F
Since ET 1 becomes conductive, the digit line section becomes the third
It is connected via FET 3 to a power supply terminal 11 to which a first reference potential (3V) is applied. Assuming that the threshold voltage of the eighth FET 3 is -tOV, if "0" is stored in the memory cell, the third socket 3 is set to the first .
Since the gate electrode 8g+ is in a conductive state trap of about W, current flows from the power supply terminal 11 to the digit line section, so the digit line voltage rises to 23 and 23'. When "1" is stored in the memory cell, the third FH 73 is in a non-conductive state because its first gate electrode 3g+ is at about -1.5V, and current flows from the power supply terminal 11 to the digit line section. Instead, the digit line voltage remains at OV, such as 24. A read operation of o" and "l" is performed by this difference in digit line voltage. For example, a dummy cell has the same structure as a memory cell and always writes "0", and when the digit line voltage is 0, iδ° ()
The channel width is set so that it is halfway between the case of a memory cell that protrudes and the case of a memory cell that reads "]".
第3図(a)は改良3Tセルを半導体基板に実現したも
のの平面図、同図fb)はA−pj断面図である。FIG. 3(a) is a plan view of an improved 3T cell realized on a semiconductor substrate, and FIG. 3(b) is a sectional view taken along the line A-pj.
31はP型半導体基板、32はN型領域、33は電荷蓄
積領域となるP型領域である。34.けN型領域でディ
ジット線となる導体層89に接続される。35はN型領
域で第1の基準電位が供給される電源配線を兼ねる。導
体層36は第1 FET lのグー)11j: 4if
i: Igと第1アドレス線AL+とを兼ねる。導体層
37は第2FET 2のゲート電極2gと第2アドレス
線ALzとを兼ねる。38は絶縁層、導体層39はディ
ジット線である。第1図の容量4に対応する容量は、P
型領域33とN型領域32.34との間のPN接合容量
である。第3図(a)の一点鎖線は活性領域と不活性領
域とを分けており、これらの図で周囲部が不活性領域で
ある。31 is a P-type semiconductor substrate, 32 is an N-type region, and 33 is a P-type region serving as a charge storage region. 34. The N-type region is connected to a conductor layer 89 which becomes a digit line. Reference numeral 35 denotes an N-type region which also serves as a power supply wiring to which the first reference potential is supplied. The conductor layer 36 is the first FET (11j): 4if
i: Doubles as Ig and first address line AL+. The conductor layer 37 also serves as the gate electrode 2g of the second FET 2 and the second address line ALz. 38 is an insulating layer, and a conductor layer 39 is a digit line. The capacity corresponding to capacity 4 in Figure 1 is P
This is the PN junction capacitance between type region 33 and N type region 32.34. The dashed line in FIG. 3(a) separates the active region from the inactive region, and in these figures, the surrounding area is the inactive region.
第3図(a) 、 (b)の構造では第8 FETのN
チャネル接合型FETのチャネル長が導体層37とN型
領域34とのパターニングの目合わせずれによって変化
し、メモリセルのコンダクタンスが目合わせずれによっ
て変化する。この構造ではN型領域34と85とは隣り
のメモリセルと共有できるだめ、隣りのセル同士は左右
対称に配置される。そのためあるメモリセルのコンダク
タンスが減少するように目合わせずれが生じると、隣り
のメモリセルではコンダクタンスは増加する。ところで
従来の半導体集積化記憶装置では1本のディジット線に
は1つのダミーセルしか接続されていないため、ダミー
セルの特性の変化と反対の変化を生じるメモリセルが必
らず存在し前述のような欠点が生じていた。In the structure of Fig. 3(a) and (b), the N of the 8th FET is
The channel length of the channel junction FET changes depending on the misalignment of the patterning of the conductor layer 37 and the N-type region 34, and the conductance of the memory cell changes due to the misalignment. In this structure, since the N-type regions 34 and 85 can be shared with adjacent memory cells, the adjacent cells are arranged symmetrically. Therefore, if misalignment occurs such that the conductance of a certain memory cell decreases, the conductance of the adjacent memory cell increases. By the way, in conventional semiconductor integrated memory devices, only one dummy cell is connected to one digit line, so there is always a memory cell whose characteristics change opposite to that of the dummy cell, resulting in the drawbacks mentioned above. was occurring.
このことは改良3Tセルのような多くの長所を有しなが
らも目合わせずれによって特性が変化してしまうメモリ
セルを使った半導体集積化記憶装置の実現にとって大き
な障害となっている。This is a major obstacle to the realization of a semiconductor integrated memory device using memory cells such as the improved 3T cell, which has many advantages but whose characteristics change due to misalignment.
本発明は、このような従来の欠点を除去せしめて、目合
わせずれによって特性が変化してしまうメモリセルを用
いても読み出し動作が確実に行なえる半導体集積化記憶
装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to eliminate such conventional drawbacks and provide a semiconductor integrated memory device that can reliably perform a read operation even when using memory cells whose characteristics change due to misalignment.
本発明は、メモリセルとダミーセルとの差動信号を増幅
して読み出しを行なう半導体集積化記憶装置において、
ディジット線に接続されたメモリセルの向きと同じ向き
のダミーセルを上記ディジット線と対をなすディジット
線にそれぞれ備えたことを特徴とする半導体集積化記憶
装置である。The present invention provides a semiconductor integrated memory device that amplifies and reads a differential signal between a memory cell and a dummy cell.
A semiconductor integrated memory device characterized in that each digit line paired with the digit line is provided with a dummy cell oriented in the same direction as the memory cell connected to the digit line.
本発明において、情報読み出し時には選択されたメモリ
セルと同じ向きのダミーセルが選択さ些る。In the present invention, when reading information, a dummy cell having the same orientation as the selected memory cell is selected.
以下本発明の実施例について図面を用いて詳細に説明す
る。Embodiments of the present invention will be described in detail below with reference to the drawings.
第4図はメモリセルとして改良3Tセルを用いた場合の
本発明の半導体集積化記憶装置の一実施例である。図中
SAはセンスアンプ、DLI、DLIはディジット線、
M1〜M−はメモリセル、D1〜D4はダミーセルを示
している。改良8Tセルは図示のとうり隣りのメモリセ
ルM + 、 M tおよびM S + M 4 同士
カ左右対称に配置され、したがって、右向きのメモリセ
ルと左向きのメモリセルとが存在する。そこで本発明で
はダミーセルD+、DtおよびD3.D4も1本のディ
ジット線DL+およびDLIにそれぞれに右向キのダミ
ーセルと左向きのダミーセルとを接続したものである。FIG. 4 shows an embodiment of the semiconductor integrated memory device of the present invention in which improved 3T cells are used as memory cells. In the figure, SA is a sense amplifier, DLI is a digit line,
M1 to M- indicate memory cells, and D1 to D4 indicate dummy cells. As shown in the figure, the improved 8T cell is arranged symmetrically between adjacent memory cells M + , M t and M S + M 4 , so that there are right-facing memory cells and left-facing memory cells. Therefore, in the present invention, dummy cells D+, Dt and D3. D4 also has a rightward dummy cell and a leftward dummy cell connected to one digit line DL+ and DLI, respectively.
第4図の例では5角形でメモリセルとダミーセルとを表
現し、偶数番号のセルは右向き、寄数番号のセルは左向
きを示している。In the example of FIG. 4, memory cells and dummy cells are represented by pentagons, with even numbered cells facing right and odd numbered cells facing left.
このように構成すればあるメモリ峯ルが選択された場合
K、同じ向きのダミーセルが対をなすディジット線に必
らず接続されていることとなる。例えばメモリセルM+
に対してダミーセルD! 、メモリセルM4に対してダ
ミーセルD!、等である。そこで特定のメモリセルに対
し、上記関係にある特定のダミーセルを選択してやれば
、■合わせずれによってセルの特性が変化してもメモリ
セルとダミーセルとはほぼ同じように特性が変化するの
で問題はほとんどなくなる。With this configuration, when a certain memory block is selected, dummy cells in the same direction are necessarily connected to the paired digit lines. For example, memory cell M+
Against dummy cell D! , dummy cell D! for memory cell M4! , etc. Therefore, if you select a specific dummy cell with the above relationship for a specific memory cell, ■Even if the characteristics of the cell change due to misalignment, the characteristics of the memory cell and dummy cell will change in almost the same way, so there will be little problem. It disappears.
なお、上述したダミーセルを選択する(幾能は、ダミー
セルに関するアドレス線のデコーダ回路において容易に
実現できる。Note that the above-mentioned dummy cell selection (function) can be easily realized in a decoder circuit of the address line related to the dummy cell.
本発明は半導体集積化記憶装置では、改良3Tセルのよ
うな多くの長所を有しながらも目合わせずれによって特
性が変化してしまうメモリセルを用いても読み出し動作
を確実に行うことができ、まだ一般にダミーセルの数と
比較してメモリセルの数はひじように多いので、ダミー
セルの数を増しても面績や消費電力の増加はほとんど無
視できる。The present invention enables a semiconductor integrated memory device to reliably perform a read operation even when using a memory cell such as an improved 3T cell, which has many advantages but whose characteristics change due to misalignment. The number of memory cells is still generally much larger than the number of dummy cells, so even if the number of dummy cells is increased, the increase in performance and power consumption can be almost ignored.
以上説明の便宜上改良3Tセルを用いた場合の実施例を
用いたが1本発明では他のメモリセルを用いた場合にも
適用できる。例えば上下対称に配置されるメモリセルを
使用する場合は、ダミーセルも上下対称のものを配置す
る。また第4図では向きが2種類の場合を説明したが、
これは他の場合であっても構わない。また第4図はオー
プン・ディジット構成の場合を説明したが、これはフォ
ールデッド・ディジット構成の場合でも構わない。For convenience of explanation, the embodiment using the improved 3T cell has been used, but the present invention can also be applied to the case where other memory cells are used. For example, when using memory cells arranged vertically symmetrically, dummy cells are also arranged vertically symmetrically. In addition, in Fig. 4, we explained the case where there are two types of orientation, but
This may also be the case in other cases. Further, although FIG. 4 describes the case of an open digit configuration, this may also be a case of a folded digit configuration.
第1図は改良3Tセルの一実施例のブロック図、第2図
は第1図に示す改良3Tセルを動作させる時の信号の波
形図の一例を示す図、第3図(a) 、 fb)は改良
8Tセルを半導体基板に実現したものの平面図および断
面図、第4図は本発明の一実施例のブロック図である。
l・・・第1導電型の、第1FET、2・・・第2導電
型の第2 FET、3・・第1導電型の第8 FET%
4・・・容量、11・・第1の基準゛電位、】2・・・
第2の基準電位、AL+・・・第1アドレス線+ AL
z・・・第2アドレス線、DL。
1)L+ 、 DL2 ・・・ディジット線、21・・
・第1アドレス線の電圧波形、22・・・第2アドレス
線の電圧波形、28゜24・・・ディジット線の電圧波
形、25.26・・・電荷蓄積領域の電圧波形、31・
・P型半導体基板、82.、、N型領域、33・・・P
型領域、34.35−・・N型領域、36.37・・・
導体層、38・・・絶縁層、39・・・導体層、SA・
・・センスアンプ、 M+〜M4・・・メモリセル、朗
〜D4 ・ダミーセル。Fig. 1 is a block diagram of an embodiment of the improved 3T cell, Fig. 2 is a diagram showing an example of a signal waveform diagram when operating the improved 3T cell shown in Fig. 1, Fig. 3(a), fb ) are a plan view and a sectional view of an improved 8T cell realized on a semiconductor substrate, and FIG. 4 is a block diagram of an embodiment of the present invention. l...First FET of the first conductivity type, 2...Second FET of the second conductivity type, 3...Eighth FET of the first conductivity type%
4... Capacity, 11... First reference potential, ]2...
Second reference potential, AL+...first address line +AL
z...Second address line, DL. 1) L+, DL2...digit line, 21...
- Voltage waveform of the first address line, 22... Voltage waveform of the second address line, 28° 24... Voltage waveform of the digit line, 25.26... Voltage waveform of the charge storage region, 31.
- P-type semiconductor substrate, 82. , , N-type region, 33...P
Type region, 34.35-...N-type region, 36.37...
Conductor layer, 38... Insulating layer, 39... Conductor layer, SA・
...Sense amplifier, M+~M4...Memory cell, Ro~D4 ・Dummy cell.
Claims (1)
読み出しを行なう半導体集積化記憶装置において、ディ
ジット線に接続されたメモリセルの向きと同じ向きのダ
ミーセルを上記ディジット線と対をなすディジット線に
それぞれ備えたことを特徴とする半導体集積化記憶装置
。(1) In a semiconductor integrated memory device that amplifies and reads a differential signal between a memory cell and a dummy cell, a dummy cell is connected to the digit line in the same direction as the memory cell connected to the digit line. A semiconductor integrated memory device characterized in that each line is provided with one line.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59123227A JPS613393A (en) | 1984-06-15 | 1984-06-15 | Semiconductor integrated memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59123227A JPS613393A (en) | 1984-06-15 | 1984-06-15 | Semiconductor integrated memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS613393A true JPS613393A (en) | 1986-01-09 |
Family
ID=14855346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59123227A Pending JPS613393A (en) | 1984-06-15 | 1984-06-15 | Semiconductor integrated memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS613393A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04320628A (en) * | 1991-04-19 | 1992-11-11 | Matsuyama Plow Mfg Co Ltd | Ridging and mulching device |
US10016544B2 (en) | 2013-10-30 | 2018-07-10 | Kci Licensing, Inc. | Dressing with differentially sized perforations |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS536544A (en) * | 1976-07-07 | 1978-01-21 | Mitsubishi Electric Corp | Semiconductor memory unit |
-
1984
- 1984-06-15 JP JP59123227A patent/JPS613393A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS536544A (en) * | 1976-07-07 | 1978-01-21 | Mitsubishi Electric Corp | Semiconductor memory unit |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04320628A (en) * | 1991-04-19 | 1992-11-11 | Matsuyama Plow Mfg Co Ltd | Ridging and mulching device |
US10016544B2 (en) | 2013-10-30 | 2018-07-10 | Kci Licensing, Inc. | Dressing with differentially sized perforations |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4044401B2 (en) | Semiconductor memory device | |
US4777625A (en) | Divided-bit line type dynamic semiconductor memory with main and sub-sense amplifiers | |
KR960011200B1 (en) | Memory cell of semiconductor | |
KR100189588B1 (en) | Semiconductor memory device having an internal amplification function | |
JP2001053167A (en) | Semiconductor storage device | |
JPH0518198B2 (en) | ||
JPH0766659B2 (en) | Semiconductor memory device | |
US6370057B1 (en) | Semiconductor memory device having plate lines and precharge circuits | |
US4259729A (en) | Dynamic memory | |
JP2768341B2 (en) | Semiconductor storage device | |
JPWO2006064559A1 (en) | Magnetic memory device and reading method thereof | |
JPH05152544A (en) | Semiconductor memory cell | |
US6438042B1 (en) | Arrangement of bitline boosting capacitor in semiconductor memory device | |
JPS613393A (en) | Semiconductor integrated memory device | |
JP2940485B2 (en) | Semiconductor storage device | |
JPS6260191A (en) | Semiconductor memory cell | |
US20110304382A1 (en) | Semiconductor device and data processing system | |
US20050052914A1 (en) | Semiconductor memory device | |
JPH0158594B2 (en) | ||
JPH0414435B2 (en) | ||
US20230230630A1 (en) | Readout circuit architecture and sense amplification circuit | |
JPH01128563A (en) | Semiconductor memory | |
JP2586042B2 (en) | Dynamic semiconductor memory device | |
JPS60258794A (en) | Dynamic type semiconductor memory | |
JPH0370877B2 (en) |