JPS6132479A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPS6132479A JPS6132479A JP15601584A JP15601584A JPS6132479A JP S6132479 A JPS6132479 A JP S6132479A JP 15601584 A JP15601584 A JP 15601584A JP 15601584 A JP15601584 A JP 15601584A JP S6132479 A JPS6132479 A JP S6132479A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は不揮発性半導体記憶装置の製造方法に係り、
特にシリコンゲートの窒化膜および酸化膜絶縁のいわゆ
る５ＮＯ８形不揮発形記憶装置の製造方法の改良に関す
るものである。
特にシリコンゲートの窒化膜および酸化膜絶縁のいわゆ
る５ＮＯ８形不揮発形記憶装置の製造方法の改良に関す
るものである。
従来、金属ゲート−窒化シリコン（Ｓｔ 、Ｎ４）膜−
酸化シリコン（Ｓｉｎ２）膜−半導体構造のいわゆる罠
形不揮発性記憶装置では、アルミニウム（Ａｅ）ゲート
のものが大部分であった。そして、この種の記憶装置ノ
重要な特性である記憶保持特性を良好に保つために、高
温処理工程はＳｉ ｓＮａ膜−８ｉ０２膜構造を１形成
する前に行われている。
酸化シリコン（Ｓｉｎ２）膜−半導体構造のいわゆる罠
形不揮発性記憶装置では、アルミニウム（Ａｅ）ゲート
のものが大部分であった。そして、この種の記憶装置ノ
重要な特性である記憶保持特性を良好に保つために、高
温処理工程はＳｉ ｓＮａ膜−８ｉ０２膜構造を１形成
する前に行われている。
ところが、これを多結晶シリコンをゲート電極として用
いる５ＮＯ８形不揮発性記憶装置に適用する場合を考え
ると、多くの特徴を活かすためには、必ず高温の熱処理
工性がＳｔ、Ｎ４膜−８ｉ０２膜構造形成後に必要とな
り、記憶保持特性に悪影響を与える。
いる５ＮＯ８形不揮発性記憶装置に適用する場合を考え
ると、多くの特徴を活かすためには、必ず高温の熱処理
工性がＳｔ、Ｎ４膜−８ｉ０２膜構造形成後に必要とな
り、記憶保持特性に悪影響を与える。
そして、その原因は、半導体（シリコン）とＳｉ０２膜
との界面の表面準位密度の増大および５ｉ−４膜の伝導
度であシ、種々の検討の結果、特に界面の表面準位が記
憶保持特性に大きく影響していることが判った。
との界面の表面準位密度の増大および５ｉ−４膜の伝導
度であシ、種々の検討の結果、特に界面の表面準位が記
憶保持特性に大きく影響していることが判った。
そして、この表面準位の発生原因としては、Ｓｉ０ｇ膜
の膜厚、この膜厚の薄い（代表的数値として数原子層に
相当する２０Ａ）ことによって発生するストレス、５ｉ
０２膜の形成条件、Ｓ ｉ 、Ｎ４膜の形成条件など種
々のものが挙げられ、この界面の表面単位を少なくする
方法として、高温での水素ア、ニールが提案されている
。
の膜厚、この膜厚の薄い（代表的数値として数原子層に
相当する２０Ａ）ことによって発生するストレス、５ｉ
０２膜の形成条件、Ｓ ｉ 、Ｎ４膜の形成条件など種
々のものが挙げられ、この界面の表面単位を少なくする
方法として、高温での水素ア、ニールが提案されている
。
しかし、この水素アニールはこの場合特に高温（８００
℃以上）で扱うので非常に危険を伴うおそれがある。
℃以上）で扱うので非常に危険を伴うおそれがある。
この発明は以上のような点に鑑みてなされたもので、シ
リコン基板とＳｉＯ□膜との界面の表面準位の減少に高
温水素アニールを用いることなく、水素イオンの注入に
よって表面準位を減少させることによって記憶保持特性
の良好な５ＮＯ８形不揮発性牛導体記憶装置を安全に製
造できる方法を提供するものである。
リコン基板とＳｉＯ□膜との界面の表面準位の減少に高
温水素アニールを用いることなく、水素イオンの注入に
よって表面準位を減少させることによって記憶保持特性
の良好な５ＮＯ８形不揮発性牛導体記憶装置を安全に製
造できる方法を提供するものである。
以下、ｎチャネルＳ、ＮＯ８Ｏ８形見揮発性記憶装置造
方法を例にとって説明する。まずＳｔ基板（１）に選択
酸化を施して活性領域を囲んでフィールド５ｉ０２膜（
２）を形成し、活性領域表面には厚さ約２０Ａの極薄イ
ＳｉＯ，，膜（３）を形成後、ＣＶＤ法テア イｋ ）
” ５ｉ０２膜（２）および極薄い５ｉ０２膜（３）の
上に５ｔ３Ｎ、膜（４）を堆積させる。その後、更にそ
の上に同じ＜ ＣＶＤ法で多結晶Ｓｔ層（４）を堆積形
成し、す／をデポジションして多結晶Ｓｉ層（４）をｎ
形化するっこの段階を第１図に示すっ つついて、４菓、・双成技術によってグー１１形成用ボ
トレジストパターン（図示ぜず）をマスクとしてグラズ
マエツチ／グを施して多結晶ＳＩゲート電極（５ａ）、
ケートＳｉ、Ｎ４膜（４ａ）、ゲートＳ ｉ０２膜Ｃ３
ａ）を残し、不要となったホトレジストを除去した後ｎ
十形ソース領域（６）及びｎ十形ドレイ／領域（７）を
形成するためリンイオンを注入し、アニールを行って活
性化しておく。その後水素イオンを例えば、注入エネル
ギー３０〜５０ ｋｅＶ 、 （ｆ−人ｉ １ ｘｌＯ
” 〜ｉ ｘｌＯ”ｃｍ−２程度で注入して前述の界面
における表面準位を減少させる。この状態を第２図に示
す。
方法を例にとって説明する。まずＳｔ基板（１）に選択
酸化を施して活性領域を囲んでフィールド５ｉ０２膜（
２）を形成し、活性領域表面には厚さ約２０Ａの極薄イ
ＳｉＯ，，膜（３）を形成後、ＣＶＤ法テア イｋ ）
” ５ｉ０２膜（２）および極薄い５ｉ０２膜（３）の
上に５ｔ３Ｎ、膜（４）を堆積させる。その後、更にそ
の上に同じ＜ ＣＶＤ法で多結晶Ｓｔ層（４）を堆積形
成し、す／をデポジションして多結晶Ｓｉ層（４）をｎ
形化するっこの段階を第１図に示すっ つついて、４菓、・双成技術によってグー１１形成用ボ
トレジストパターン（図示ぜず）をマスクとしてグラズ
マエツチ／グを施して多結晶ＳＩゲート電極（５ａ）、
ケートＳｉ、Ｎ４膜（４ａ）、ゲートＳ ｉ０２膜Ｃ３
ａ）を残し、不要となったホトレジストを除去した後ｎ
十形ソース領域（６）及びｎ十形ドレイ／領域（７）を
形成するためリンイオンを注入し、アニールを行って活
性化しておく。その後水素イオンを例えば、注入エネル
ギー３０〜５０ ｋｅＶ 、 （ｆ−人ｉ １ ｘｌＯ
” 〜ｉ ｘｌＯ”ｃｍ−２程度で注入して前述の界面
における表面準位を減少させる。この状態を第２図に示
す。
その後は、通常の方法で、眉間絶縁膜（８）の形成１形
ソース領域（６）、ｎ十形ドレイ／領域（７）及びゲー
ト電極（３ａ）へのコンタクト孔の形成（ゲート電極に
関しては図示しなかったので以下説明を省略する） Ｍ
−８ｓからなるソース配ｍ （９）、ドレイン配ａ四の
形成、ソース配線（９）およびドレイン配線αＱとそれ
ぞれソース領域（６）お・よびドレイン領域（７）との
焼結工程、表面保護膜（図示せｒ）形成工程を経て第３
図に示す不揮発性記憶装置の製造は冗ｒする。
ソース領域（６）、ｎ十形ドレイ／領域（７）及びゲー
ト電極（３ａ）へのコンタクト孔の形成（ゲート電極に
関しては図示しなかったので以下説明を省略する） Ｍ
−８ｓからなるソース配ｍ （９）、ドレイン配ａ四の
形成、ソース配線（９）およびドレイン配線αＱとそれ
ぞれソース領域（６）お・よびドレイン領域（７）との
焼結工程、表面保護膜（図示せｒ）形成工程を経て第３
図に示す不揮発性記憶装置の製造は冗ｒする。
以上実施例ではｎ十形ソース領域（６）、ドレイ／領域
（７）形成後に水素イオン注入を実施したが゛、Ｓｉ、
、Ｎ。
（７）形成後に水素イオン注入を実施したが゛、Ｓｉ、
、Ｎ。
膜（４）堆積直後、または多結晶Ｓｉ層（５）堆積直後
、更にまた、゛多結晶Ｓｔゲート電極（５ａ）、ゲート
５ｔＳＮ４膜（４ａ）およびゲートＳｉＯ２膜（３ａ）
のエツチング形成直後であってもよい。
、更にまた、゛多結晶Ｓｔゲート電極（５ａ）、ゲート
５ｔＳＮ４膜（４ａ）およびゲートＳｉＯ２膜（３ａ）
のエツチング形成直後であってもよい。
また、この発明はｎチャネルＳｉゲートプロセスのみな
らず、ｐチャネル８１ゲートプロセス、０ＭＯ８（相補
形ＮＤＳ）−８ｉゲートプロセス等にも勿論適用できる
。
らず、ｐチャネル８１ゲートプロセス、０ＭＯ８（相補
形ＮＤＳ）−８ｉゲートプロセス等にも勿論適用できる
。
以上説明したように、この発明では５ＮＯ８形不揮発性
記憶装置の製造に当ってシリコン基板と５ｉ０２膜との
界面の表面単位を減少させるために高温水素アニールを
用いることすく、水素イオン注入で達成するようにした
ので、記憶保持特性のよい不揮発性記憶装置が安全に容
易に室温で製造できる。
記憶装置の製造に当ってシリコン基板と５ｉ０２膜との
界面の表面単位を減少させるために高温水素アニールを
用いることすく、水素イオン注入で達成するようにした
ので、記憶保持特性のよい不揮発性記憶装置が安全に容
易に室温で製造できる。
第１図〜！ ３図はこの発明の一実施例を説明するため
にその主要段階における状態を示す断面図である。 図において、（１）はシリコン基板、（３）はＳｉＯ□
膜、（３ａ）はゲート５ｉ０２膜、（４）は５ｆｓＮ＜
膜、（４ａ）はゲート５ｉｌＮ４膜、（５）は多結晶シ
リコン層、（５ａ）は多結晶層シリコンゲート電極、（
９） 、 ００は金底配線層である。 なお、図中同一符号は同一または和尚部分を示す０
にその主要段階における状態を示す断面図である。 図において、（１）はシリコン基板、（３）はＳｉＯ□
膜、（３ａ）はゲート５ｉ０２膜、（４）は５ｆｓＮ＜
膜、（４ａ）はゲート５ｉｌＮ４膜、（５）は多結晶シ
リコン層、（５ａ）は多結晶層シリコンゲート電極、（
９） 、 ００は金底配線層である。 なお、図中同一符号は同一または和尚部分を示す０
Claims (2)
- （１）シリコン基板上に二酸化シリコン膜、窒化シリコ
ン膜及び多結晶シリコン層を順次形成し、これらに所要
のパターンにエッチングを施してそれぞれゲート二酸化
シリコン膜、ゲート窒化シリコン膜および多結晶シリコ
ンゲート電極とした後、所要の金属配線層を形成する工
程を含む不揮発性半導体記憶装置の製造方法において、
上記窒化シリコン膜の形成後上記金属配線層の形成以前
の段階で水素イオンを注入して上記シリコン基板と上記
二酸化シリコン膜との界面の表面準位を減少させる工程
を備えたことを特徴とする不揮発性半導体記憶装置の製
造方法。 - （２）水素イオンは注入エネルギー３０〜５０ｋｅＶで
注入量１×１０＾１＾１〜１×１０＾１＾３ｃｍ＾−＾
２程度に注入することを特徴とする特許請求の範囲第１
項記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15601584A JPS6132479A (ja) | 1984-07-24 | 1984-07-24 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15601584A JPS6132479A (ja) | 1984-07-24 | 1984-07-24 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132479A true JPS6132479A (ja) | 1986-02-15 |
Family
ID=15618447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15601584A Pending JPS6132479A (ja) | 1984-07-24 | 1984-07-24 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132479A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943837A (en) * | 1987-03-11 | 1990-07-24 | Hitachi, Ltd. | Thin film semiconductor device and method of fabricating the same |
| JP2005045012A (ja) * | 2003-07-22 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1984
- 1984-07-24 JP JP15601584A patent/JPS6132479A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943837A (en) * | 1987-03-11 | 1990-07-24 | Hitachi, Ltd. | Thin film semiconductor device and method of fabricating the same |
| JP2005045012A (ja) * | 2003-07-22 | 2005-02-17 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP4545401B2 (ja) * | 2003-07-22 | 2010-09-15 | パナソニック株式会社 | 半導体装置の製造方法 |
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