JPS6130093A - 複合ハイブリツド基板 - Google Patents
複合ハイブリツド基板Info
- Publication number
- JPS6130093A JPS6130093A JP15090984A JP15090984A JPS6130093A JP S6130093 A JPS6130093 A JP S6130093A JP 15090984 A JP15090984 A JP 15090984A JP 15090984 A JP15090984 A JP 15090984A JP S6130093 A JPS6130093 A JP S6130093A
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- JP
- Japan
- Prior art keywords
- substrate
- flexible
- parts
- composite
- circuit pattern
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- Pending
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- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、セットに実装されるハイブリッドＩＣに適用
して好適な複合ハイブリッド基板に関する。
して好適な複合ハイブリッド基板に関する。
背景技術とその問題点
一般にセットに実装される、チップ部品を主体としたハ
イブリッドＩＣは、大きく分けて５ＩＰ（シングル イ
ンライン パッケージ）タイプとＤＩＰ （デュアル
インライン パッケージ）タイプの２種類がある。
イブリッドＩＣは、大きく分けて５ＩＰ（シングル イ
ンライン パッケージ）タイプとＤＩＰ （デュアル
インライン パッケージ）タイプの２種類がある。
ＳＩＰタイプのハイブリッドＩＣは、リードがパッケー
ジの１方向に取り出されたものである。
ジの１方向に取り出されたものである。
従って、モジュールといったイメージが強く、スモール
スケールの電子回路への展開は容易であるが、実装時に
縦長となり、最近セットの小型化に伴い高さ方向への制
限が厳しくなっていることからラージスケールの電子回
路への展開が不可能である。また、リードがパッケージ
の１方向に取り出されるものであり、ハイブリッドＩＣ
内での引き出しラインロスが生じ易い、さらに、高さが
１０鶴以下となるとフラットＩＣの実装が難しくなる。
スケールの電子回路への展開は容易であるが、実装時に
縦長となり、最近セットの小型化に伴い高さ方向への制
限が厳しくなっていることからラージスケールの電子回
路への展開が不可能である。また、リードがパッケージ
の１方向に取り出されるものであり、ハイブリッドＩＣ
内での引き出しラインロスが生じ易い、さらに、高さが
１０鶴以下となるとフラットＩＣの実装が難しくなる。
また、ＤＩＰタイプのハイブリッドＩＣは、リードがパ
ッケージの２方向に取り出されたものであり、スモール
スケールからラージスケールの電子回路への展開が可能
であるが、高さ方向の利用度が低く、また、実装した場
合の裏側へのサービスが困難である。
ッケージの２方向に取り出されたものであり、スモール
スケールからラージスケールの電子回路への展開が可能
であるが、高さ方向の利用度が低く、また、実装した場
合の裏側へのサービスが困難である。
発明の目的
本発明は斯る点に鑑み、高さ方向を効率よく利用できる
と共に、高さ制限のあるセット条件に左右されず、高密
度な実装が可能となるようにしたものである。
と共に、高さ制限のあるセット条件に左右されず、高密
度な実装が可能となるようにしたものである。
発明の概要
本発明は上記目的を達成するため、印刷部品として少な
くとも抵抗素子と配線回路パターンが形成された剛性基
板部と、配線回路パターンが形成された可撓性基板部が
積層貼り合せられて複合基板とされると共に、この複合
基板同士がさらに貼り合一せられてなるものである。
くとも抵抗素子と配線回路パターンが形成された剛性基
板部と、配線回路パターンが形成された可撓性基板部が
積層貼り合せられて複合基板とされると共に、この複合
基板同士がさらに貼り合一せられてなるものである。
実施例
以下、第１図及び第２図を参照しながら本発明の一実施
例について説明しよう。
例について説明しよう。
゛ 第１図及び第２図において、（ＩＡ）及び（Ｉ
Ｂ）は剛性を有するセラミック基板部であり、後述する
が、セラミック材上に印刷手段で抵抗素子及び配線回路
パターンが形成されている。
Ｂ）は剛性を有するセラミック基板部であり、後述する
が、セラミック材上に印刷手段で抵抗素子及び配線回路
パターンが形成されている。
また、（２）は可撓性を有するフレキシブル基板部であ
り、フレキシブル材（２ａ）に、配線−路パターン（２
ｂ）が形成されており、その上に抵抗、コンデンサ、Ｉ
Ｃ等のチップ部品（３）が装填されている。
り、フレキシブル材（２ａ）に、配線−路パターン（２
ｂ）が形成されており、その上に抵抗、コンデンサ、Ｉ
Ｃ等のチップ部品（３）が装填されている。
また、基板部（ＩＡ）、（ＩＢ）と基板部（２）とは接
着剤で接着されて複合基板とされている。
着剤で接着されて複合基板とされている。
そして、基板部（ＩＡ）と（ＩＢ）の中、間を中心にフ
レキシブル基板部（２）を外側にして所定曲率をもって
折り曲げられ（第１図矢印参照）、折り曲げられた両側
のセラミック基板部（ＩＡ）及び（ＩＢ）の裏面が例え
ば接着テープ（４）をもって貼り合せられている（第２
図参照）。
レキシブル基板部（２）を外側にして所定曲率をもって
折り曲げられ（第１図矢印参照）、折り曲げられた両側
のセラミック基板部（ＩＡ）及び（ＩＢ）の裏面が例え
ば接着テープ（４）をもって貼り合せられている（第２
図参照）。
尚、（５）はリードピンである。
第３図は、基板部（ＩＢ）と基板部＋２１の部分の拡大
断面図であり、第１図及び第２図と対応する部分には同
一符号を付して示している。同図において、（１ａ）は
セラミック材であり、（１ｂ）及び（１ｃ）はこのセラ
ミック材（１ａ）上に印刷形成された配線回路パターン
及び抵抗素子である。また、（６）は接着剤層、（７）
はカバーレイである。基板部（ＩＢ）の配線回路パター
ン（１ｂ）と、基板部（２）の配線回路パターン（２ｂ
）との接続は、フレキシブル材（２ａ）及び接着剤層（
６）とに対応して形成された貫通孔（８）を通して例え
ば半田（９）で行なわれている。尚、基板部（ＩＡ）と
基板部（２）の部分に関しても同様に構成されている。
断面図であり、第１図及び第２図と対応する部分には同
一符号を付して示している。同図において、（１ａ）は
セラミック材であり、（１ｂ）及び（１ｃ）はこのセラ
ミック材（１ａ）上に印刷形成された配線回路パターン
及び抵抗素子である。また、（６）は接着剤層、（７）
はカバーレイである。基板部（ＩＢ）の配線回路パター
ン（１ｂ）と、基板部（２）の配線回路パターン（２ｂ
）との接続は、フレキシブル材（２ａ）及び接着剤層（
６）とに対応して形成された貫通孔（８）を通して例え
ば半田（９）で行なわれている。尚、基板部（ＩＡ）と
基板部（２）の部分に関しても同様に構成されている。
本例は以上のように構成され、例えば第４図に示す工程
で製造される。
で製造される。
まず、セラミック基板部（ＩＡ）、（ＩＢ）を、以下Φ
〜■で製造する。
〜■で製造する。
■ ・セラミック基板部（ｉＡ）、（ＩＢ）を構成する
一体とされたセラミック材（１ａ）を用意する。
一体とされたセラミック材（１ａ）を用意する。
■ 印刷によりセラミック材（ｌａ）上に配線回路パタ
ーン（１ｂ）を形成する。
ーン（１ｂ）を形成する。
■ 乾燥・焼成する。
■ 印刷によりセラミック材（１ａ）上に抵抗素子（１
ｃ）を形成する。
ｃ）を形成する。
■ 乾燥・焼成する。
■ 抵抗値調整のためのトリミングをする。
一方、フレキシブル基板部（２）を、以下■〜［相］で
製造する。
製造する。
■ フレキシブル材（２ａ）を用意する。
■ フレキシブル材（２ａ）上に、配線回路パターン（
２ｂ）を形成する。
２ｂ）を形成する。
■ ソルダーコートによりカバーレイ（７）を形成する
。
。
［相］ パンチングにより貫通孔（８）を形成する。
また、セラミック基板部（ＩＡ）、（ＩＢ）とフレキシ
ブル基板部（２）とを貼り合せるための接着剤を以下■
、［相］で製造する。
ブル基板部（２）とを貼り合せるための接着剤を以下■
、［相］で製造する。
■ 例えばシート状の接着材料を用意する。
■ パンチングにより貫通孔＋８）を形成する。
次に、■上述のようにして製造したセラミック基板部（
ＩＡ）、（ＩＢ）とフレキシブル基板部（２）との間に
接着剤を介在させて貼り合せ、複合基板とする。
ＩＡ）、（ＩＢ）とフレキシブル基板部（２）との間に
接着剤を介在させて貼り合せ、複合基板とする。
次に、［相］所定部分に半田印刷をする。
次に、［相］チップ部品（３）等の自動マウントをする
。
。
次に、［相］自動マウントできないリードビン（５）等
を手動でマウントする。
を手動でマウントする。
次に、■半田リフロー（半田付）をする。
次に、［相］洗浄をする。
次に、［相］第５図に示すように、セラミック基板部（
ＩＡ）及び（ＩＢ）の間の不要部分（ＩＣ）を取り除く
。この場合、セラミック基板部（ＩＡ）及び（ＩＢ）の
製造工程の、例えば■トリミング時に、境界部分にｖＩ
Ｉを付けておいてもよく、押圧部材Ｏ１による押圧で取
り除く。
ＩＡ）及び（ＩＢ）の間の不要部分（ＩＣ）を取り除く
。この場合、セラミック基板部（ＩＡ）及び（ＩＢ）の
製造工程の、例えば■トリミング時に、境界部分にｖＩ
Ｉを付けておいてもよく、押圧部材Ｏ１による押圧で取
り除く。
次に、［相］不要部分（ＩＣ）の取り除かれた部分を中
心にフレキシブル基板部（２）を外側にして折り曲げ、
折り曲げられた両側のセラミック基板部（ＩＡ）、（Ｉ
Ｂ）の裏面を例えば接着テープ（４）で貼り合せる。
心にフレキシブル基板部（２）を外側にして折り曲げ、
折り曲げられた両側のセラミック基板部（ＩＡ）、（Ｉ
Ｂ）の裏面を例えば接着テープ（４）で貼り合せる。
そして、■最後に全体をチェックして終る。
以上述べた本例によれば、セラミック基板部（ＩＡ）、
（ＩＢ）とフレキシブル基板部（２）とが貼り合せられ
複合基板とされ、さらにセラミック基板［（ＩＡ）及び
（ＩＢ）が貼り合せられてなり、高密度の実装が可能で
、スモールスケールからラージスケールの電子回路への
展開が可能である。また、高さ方向の利用度も従来のＳ
ＩＰタイプのものと同様に高い。また、本例によれば、
剛性基板部にセラミック材（１ａ）が使用されているの
で放熱効果が高い。また、マウント終了後にセラミック
基板部の不要部分（ＩＣ）を取り除くものであるから、
製造を容易かつ安価に行なうことができる。
（ＩＢ）とフレキシブル基板部（２）とが貼り合せられ
複合基板とされ、さらにセラミック基板［（ＩＡ）及び
（ＩＢ）が貼り合せられてなり、高密度の実装が可能で
、スモールスケールからラージスケールの電子回路への
展開が可能である。また、高さ方向の利用度も従来のＳ
ＩＰタイプのものと同様に高い。また、本例によれば、
剛性基板部にセラミック材（１ａ）が使用されているの
で放熱効果が高い。また、マウント終了後にセラミック
基板部の不要部分（ＩＣ）を取り除くものであるから、
製造を容易かつ安価に行なうことができる。
次に、第６図〜第９図は本発明の他の実施例を示すもの
であり、第１図と対応する部分には同一符号を付し、重
複説明は省略する。
であり、第１図と対応する部分には同一符号を付し、重
複説明は省略する。
まず、第６図に示すものは、セラミック基板部同士の貼
り合せ箇所が３箇所とされると共にり−ドピン（５１が
２方向から取り出されるようにしたものである。この第
６図例の場合、高さ制限のあるセット条件に左右されず
、一層高密度の実装が可能である。また、リードビン（
５）が２方向から取り出されているので、引き出しライ
ンロスを少なくできる。
り合せ箇所が３箇所とされると共にり−ドピン（５１が
２方向から取り出されるようにしたものである。この第
６図例の場合、高さ制限のあるセット条件に左右されず
、一層高密度の実装が可能である。また、リードビン（
５）が２方向から取り出されているので、引き出しライ
ンロスを少なくできる。
また、第７図に示すものは、セラミック基板部同士の貼
り合せ箇所の間に比較的広い平面部分が形成されると共
に、リードビン（５）が２方向から取り出されるように
したものである。この第７図例の場合、平面部分に高さ
、あるいは幅のある部品を配せる利益があると共に、リ
ードビン（５）が２方向から取り出されるので引き出し
ラインロスを少なくできる。
り合せ箇所の間に比較的広い平面部分が形成されると共
に、リードビン（５）が２方向から取り出されるように
したものである。この第７図例の場合、平面部分に高さ
、あるいは幅のある部品を配せる利益があると共に、リ
ードビン（５）が２方向から取り出されるので引き出し
ラインロスを少なくできる。
また、第８図及び第９図に示すものは、セットに横長に
実装できるように、リードビン（５）が基板に対して直
角方向に取り出されると共に、リードビン（５）が２方
向から取り出されるようにしたものである。この第８図
及び第９図例の場合、横長に実装されるので、高さ方向
の制限に左右されない利益がある。
実装できるように、リードビン（５）が基板に対して直
角方向に取り出されると共に、リードビン（５）が２方
向から取り出されるようにしたものである。この第８図
及び第９図例の場合、横長に実装されるので、高さ方向
の制限に左右されない利益がある。
尚、上述実施例においてはセラミック基板を使用した例
について説明したが、他の金属基板、例えばガラス−エ
ポキシ基板等に代えてもよい。
について説明したが、他の金属基板、例えばガラス−エ
ポキシ基板等に代えてもよい。
発明の効果
以上述べた実施例からも明らかなように本発明によれば
、少くとも抵抗素子及び配線回路パターンが形成された
剛性基板部（セラミック基板部）と配線回路パターンが
形成された可撓性基板部（フレキシブル基板部）とが貼
り合せられ、これがさらに貼り合せられてなるものであ
り、高さ制限のあるセット条件に左右されず高密度な実
装が可能であり、スモールスケールからラージスケール
の電子回路への幅広い展開が可能である。しかも、高さ
方向を効率よく利用することができる。
、少くとも抵抗素子及び配線回路パターンが形成された
剛性基板部（セラミック基板部）と配線回路パターンが
形成された可撓性基板部（フレキシブル基板部）とが貼
り合せられ、これがさらに貼り合せられてなるものであ
り、高さ制限のあるセット条件に左右されず高密度な実
装が可能であり、スモールスケールからラージスケール
の電子回路への幅広い展開が可能である。しかも、高さ
方向を効率よく利用することができる。
第１図及び第２図は夫々本発明の一実施例を示す斜視図
及び側面図、第３図はその要部の断面図、第４図及び第
５図はその説明のための図、第６図〜第９図は夫々本発
明の他の実施例を示す側面図及び斜視図である。 （ＩＡ）及び（ＩＢ）は夫々セラミック基板部、（２）
はフレキシブル基板部、（３）はチップ部品、（４）は
接着テープ、（５）はリードビンである。 第１図 第２図 ° 第３図 第５図 ［＝＝コ＼ｔｅ
及び側面図、第３図はその要部の断面図、第４図及び第
５図はその説明のための図、第６図〜第９図は夫々本発
明の他の実施例を示す側面図及び斜視図である。 （ＩＡ）及び（ＩＢ）は夫々セラミック基板部、（２）
はフレキシブル基板部、（３）はチップ部品、（４）は
接着テープ、（５）はリードビンである。 第１図 第２図 ° 第３図 第５図 ［＝＝コ＼ｔｅ
Claims (1)
- 印刷技術手段により印刷電子部品として少なくとも抵
抗素子及び配線回路パターンが形成された剛性基板部と
、配線回路パターンが形成された可撓性基板部とを有し
、上記剛性基板部と可撓性基板部は接着剤層不要部分を
除いて接着剤層を介して積層貼り合せられて複合基板と
されると共に、該複合基板より上記剛性基板部の所定部
が取り除かれ、該所定部を中心に上記可撓性基板部を外
側にして所定曲率をもって折り曲げられ、かつ折り曲げ
られた両側の剛性基板部の裏面が互いに貼り合せられて
なることを特徴とする複合ハイブリッド基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15090984A JPS6130093A (ja) | 1984-07-20 | 1984-07-20 | 複合ハイブリツド基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15090984A JPS6130093A (ja) | 1984-07-20 | 1984-07-20 | 複合ハイブリツド基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6130093A true JPS6130093A (ja) | 1986-02-12 |
Family
ID=15507034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15090984A Pending JPS6130093A (ja) | 1984-07-20 | 1984-07-20 | 複合ハイブリツド基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012234195A (ja) * | 2006-03-03 | 2012-11-29 | Semiconductor Energy Lab Co Ltd | 表示装置、表示モジュール及び電子機器 |
-
1984
- 1984-07-20 JP JP15090984A patent/JPS6130093A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012234195A (ja) * | 2006-03-03 | 2012-11-29 | Semiconductor Energy Lab Co Ltd | 表示装置、表示モジュール及び電子機器 |
| US9419142B2 (en) | 2006-03-03 | 2016-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US10818703B2 (en) | 2006-03-03 | 2020-10-27 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
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