JPS61296471A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
- Publication number
- JPS61296471A JPS61296471A JP13777285A JP13777285A JPS61296471A JP S61296471 A JPS61296471 A JP S61296471A JP 13777285 A JP13777285 A JP 13777285A JP 13777285 A JP13777285 A JP 13777285A JP S61296471 A JPS61296471 A JP S61296471A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- address
- vector
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はベクトル処理装置に係り、特にリスト構造をも
つデ・−夕の高速アクセスを実現する方式〔発明の背景
〕 今日、リスト構造をもつデータはリレーショナルデ・−
タベース、数式処理システム等に数多く用いられている
。第３図はリスト構造をもつデータの主記憶（Ｍ Ｍ）
上での記憶形式を示したもので。
つデ・−夕の高速アクセスを実現する方式〔発明の背景
〕 今日、リスト構造をもつデータはリレーショナルデ・−
タベース、数式処理システム等に数多く用いられている
。第３図はリスト構造をもつデータの主記憶（Ｍ Ｍ）
上での記憶形式を示したもので。
各要素はデータ部とアドレス部（リストフィールド）か
らなり、アドレス部が次の要素の記憶位置を示している
。なお、最終の要素のアドレス部には、リストデータの
終了を示す値（以下、この値を“ｎｉｌ”という）が設
定される。
らなり、アドレス部が次の要素の記憶位置を示している
。なお、最終の要素のアドレス部には、リストデータの
終了を示す値（以下、この値を“ｎｉｌ”という）が設
定される。
このようなリスト構造をもったデータの処理を高速化す
るには、主記憶を高速にアクセスし、データのリストフ
ィールドを除いたデータ部を処理装置のレジスタに格納
して処理を行い、再びデータ部にリストフィールドを付
加し、主記憶へ書込む必要がある。これらの一連の処理
を高速にするためには、データのアドレス生成１．メモ
リリクエスト、主記憶からロー ドしたデータの編集な
どの処理を高速化するための可能な限りのパイプライン
制御を行う必要がある。
るには、主記憶を高速にアクセスし、データのリストフ
ィールドを除いたデータ部を処理装置のレジスタに格納
して処理を行い、再びデータ部にリストフィールドを付
加し、主記憶へ書込む必要がある。これらの一連の処理
を高速にするためには、データのアドレス生成１．メモ
リリクエスト、主記憶からロー ドしたデータの編集な
どの処理を高速化するための可能な限りのパイプライン
制御を行う必要がある。
従来、大形行列計算などを高速に処理するベクトル処理
装置が提案されているが（リチャード・Ｍ・ラッセル”
ＣＲＡ’Ｙ−１コンピュータ・システム″１日経マグロ
ウヒルＰ、２８３〜２９５゜１９８２）、リスト構造の
データをパイプラインで処理する機構とはなっていない
。
装置が提案されているが（リチャード・Ｍ・ラッセル”
ＣＲＡ’Ｙ−１コンピュータ・システム″１日経マグロ
ウヒルＰ、２８３〜２９５゜１９８２）、リスト構造の
データをパイプラインで処理する機構とはなっていない
。
本発明の目的は、ベクトル処理装置において。
リスト構造データの高速アクセスを実現し、リスト構造
を基にするデータ処理の高速化を図ることにある。
を基にするデータ処理の高速化を図ることにある。
本発明はベクトル処理装置の主記憶アクセス部を、アド
レス計算論理部、ロードデータの編集部、ストアデータ
の編集部などの論理ユニットで構成する。
レス計算論理部、ロードデータの編集部、ストアデータ
の編集部などの論理ユニットで構成する。
ロード処理の場合、アト１ノス計算論理部では、リスト
構造データの第１要素のアドレスを生成する。当該アド
レスによって主記憶が読出され、ロードデータの編集部
でデータフィールドと次要素のアドレスフィールドとを
分離する。この分離したデータフィールドを第１のベク
トルレジスタに送出し、アドレスフィールドはデータフ
ィールドとは異る第２のベクトルレジスタに送出すると
同時にアドレス計算部に送る。このようにして、第２要
素以降の処理では、アドレスはロードデータ編集部で分
離されたアドレスフィールドの値が用いられる。アト１
ノスフイールドの値がリストデータの終了を示す値（ｎ
ｉｌ）となった時、リスト構造をもつデータの長さが確
定するので、この値をベクトル長レジスタに七ッ１−シ
、ロード処理を完了する。
構造データの第１要素のアドレスを生成する。当該アド
レスによって主記憶が読出され、ロードデータの編集部
でデータフィールドと次要素のアドレスフィールドとを
分離する。この分離したデータフィールドを第１のベク
トルレジスタに送出し、アドレスフィールドはデータフ
ィールドとは異る第２のベクトルレジスタに送出すると
同時にアドレス計算部に送る。このようにして、第２要
素以降の処理では、アドレスはロードデータ編集部で分
離されたアドレスフィールドの値が用いられる。アト１
ノスフイールドの値がリストデータの終了を示す値（ｎ
ｉｌ）となった時、リスト構造をもつデータの長さが確
定するので、この値をベクトル長レジスタに七ッ１−シ
、ロード処理を完了する。
ストア処理の場合は、２つのベグト・ルレジスタからそ
れぞれアドレスデータと計算データを読出し、ストアデ
ータの編集部でリスト構造データの第ｊ要素のアドレス
をレジスタにセラｌ−した後、ｊ要素の計算データにｊ
−１−１要素のアドレスを付加して７ ｊ要素のアド
レスが示す主記憶上のロケーション位置に当該編集デー
タを格納する６最終要素の場合、アドレスフィールドに
は”ｎｉｌ”が書込まれる。
れぞれアドレスデータと計算データを読出し、ストアデ
ータの編集部でリスト構造データの第ｊ要素のアドレス
をレジスタにセラｌ−した後、ｊ要素の計算データにｊ
−１−１要素のアドレスを付加して７ ｊ要素のアド
レスが示す主記憶上のロケーション位置に当該編集デー
タを格納する６最終要素の場合、アドレスフィールドに
は”ｎｉｌ”が書込まれる。
以上の処理を行うことにより、リスト構造のデータアク
セスが高速化され、かつ、ベクトルレジスタを介するチ
ェイニング制御により、データ処理が並列的に行われる
。
セスが高速化され、かつ、ベクトルレジスタを介するチ
ェイニング制御により、データ処理が並列的に行われる
。
［発明の実施例〕
以下、本発明の一実施例を第１図及び第２図により説明
する。
する。
第１図はベクトル処理装置のリスト構造データを読出す
ための主記憶参照論理ユニット（ロードリクエスタ）、
第２図は同じくベクトル処理装置のリスト構造データを
書込むための主記憶書込論理ユニツｌ−（ストアリクエ
スタ）を示したものである。
ための主記憶参照論理ユニット（ロードリクエスタ）、
第２図は同じくベクトル処理装置のリスト構造データを
書込むための主記憶書込論理ユニツｌ−（ストアリクエ
スタ）を示したものである。
はじめ第１図によりリスト構造データのロード処理を説
明する。ベクトル処理装置が起動されると、リスト構造
データの第１要素のアドレスがスカラ処理装置よりレジ
スタ１にセットされる。次にこのアドレスはセレクタ２
を経由して主記憶３に送られる。この時、バリッド生成
論理部４よりパス２０を経由してアドレスが送られたこ
とを意味するバリッド信号が主記憶３へ送られる。
明する。ベクトル処理装置が起動されると、リスト構造
データの第１要素のアドレスがスカラ処理装置よりレジ
スタ１にセットされる。次にこのアドレスはセレクタ２
を経由して主記憶３に送られる。この時、バリッド生成
論理部４よりパス２０を経由してアドレスが送られたこ
とを意味するバリッド信号が主記憶３へ送られる。
主記憶３から読出されたデータはレジスタ５に格納され
る。ｌノジスタ５にデ・−夕をセラ１〜する指示信号は
、データが読み出される毎にパス２１を経由して主記憶
３より送出される。また、当該指示信号はベクトル処理
装置起動の際にリセッ１−されているカウンタ６の内容
を＋１する。
る。ｌノジスタ５にデ・−夕をセラ１〜する指示信号は
、データが読み出される毎にパス２１を経由して主記憶
３より送出される。また、当該指示信号はベクトル処理
装置起動の際にリセッ１−されているカウンタ６の内容
を＋１する。
主記憶３から読出されし・ジスタ５にセラ１−されまた
データはシフタ７でデータフィールドがとり出社で、レ
ジスタ８にセラ１へされた後、パス２２を経由してベク
トルレジスタ（図示せず）に送ら九る。シフタ７でシフ
トすべきビット数は、ベクトル処理装置起動の際、スカ
ラ処理装置よりレジスタ９にセットされる。
データはシフタ７でデータフィールドがとり出社で、レ
ジスタ８にセラ１へされた後、パス２２を経由してベク
トルレジスタ（図示せず）に送ら九る。シフタ７でシフ
トすべきビット数は、ベクトル処理装置起動の際、スカ
ラ処理装置よりレジスタ９にセットされる。
一方、主記憶３から読出されたデータのアドレスノイー
ルドば、シフタの組合ぜから構成される論理回路１０で
抽出され、レジスタ１１にセットされる。このアト１ノ
スフイールドは次のタイミングでパス２３４・通ってベ
クトルレジスタに送られ、る。同時に、レジスタ１１に
セットされたアドレスフィールドはセレクタ２の入力と
なり、主記憶３に送られる。すなわち、リスト構造のデ
〜りの第１要素アドレスを主記憶３へ送出した直後、セ
！ノクタ２はパス２３側を選択するようにバリッド生成
論理部４が制御する。
ルドば、シフタの組合ぜから構成される論理回路１０で
抽出され、レジスタ１１にセットされる。このアト１ノ
スフイールドは次のタイミングでパス２３４・通ってベ
クトルレジスタに送られ、る。同時に、レジスタ１１に
セットされたアドレスフィールドはセレクタ２の入力と
なり、主記憶３に送られる。すなわち、リスト構造のデ
〜りの第１要素アドレスを主記憶３へ送出した直後、セ
！ノクタ２はパス２３側を選択するようにバリッド生成
論理部４が制御する。
以下、パス２３を介して送られるアト１ノスを用いて主
記憶３が参照され、上記動作を繰り返すことによりデー
タとアドレスがパス２２．２３を経由してベク；ヘル１
．／ジスタに書込まれる。
記憶３が参照され、上記動作を繰り返すことによりデー
タとアドレスがパス２２．２３を経由してベク；ヘル１
．／ジスタに書込まれる。
主記憶３から読出されたデータのアドレスフィールドが
レジスタ１３の”ｎｉｌ″′と同一のパターンであると
、比較口ｊ！３．１２はパス２４上に抑止信号を送出（
１２、カウンタ６、バリッド生成論理部４の動作を中断
させる。”ｎｉｌ′′マークはベクトル処理装置の起動
時、スカラ処理装置によってレジスタ１３に七ッ１−さ
れる。カウンタ６の停止により、レジスタ１４にはリス
ト構造データのデータ長即ちベクトル長が格納される。
レジスタ１３の”ｎｉｌ″′と同一のパターンであると
、比較口ｊ！３．１２はパス２４上に抑止信号を送出（
１２、カウンタ６、バリッド生成論理部４の動作を中断
させる。”ｎｉｌ′′マークはベクトル処理装置の起動
時、スカラ処理装置によってレジスタ１３に七ッ１−さ
れる。カウンタ６の停止により、レジスタ１４にはリス
ト構造データのデータ長即ちベクトル長が格納される。
以下、レジ久夕１４上のベクトル長を用いてベクトル処
理が実行されるが、この処理についての制御は本発明ど
は直接関係ないので省略する。
理が実行されるが、この処理についての制御は本発明ど
は直接関係ないので省略する。
次に第２図により、リス１−構造データを構成し主記憶
ト：−書込む処理を説明する。リスト構造データのスト
ア処理が起動される際、スカラ処理装置により第１要素
の主記憶りのアト１ノスは１ノジスタ１に格納されてお
り、データとアト１ノスの境界を示すビット位置は１ノ
ジスタ９に格納さＪ・［、ているものとする。
ト：−書込む処理を説明する。リスト構造データのスト
ア処理が起動される際、スカラ処理装置により第１要素
の主記憶りのアト１ノスは１ノジスタ１に格納されてお
り、データとアト１ノスの境界を示すビット位置は１ノ
ジスタ９に格納さＪ・［、ているものとする。
ベクトル処理が完了するど、パス５０＋５１を介してデ
ータ、アドレスが１ノジスタ５２，５３にそれぞれセッ
トされる。データはシフタ５４によってはシフトされ、
レジスタ５５の上位部分に格納される。レジスタ５５の
部分区分はレジスタ９の値より決定される。一方、アド
レスはセ１ノクタ５７を経由して、レジスタ５５の下位
部分に格納される。リストデータの第１要素のアト１／
スはレジスタ１に保存されており、このアドレスはディ
１ノイのためのレジスタ５６を介して主記憶３へ送られ
る。このアドレス送出と同期してレジスタ５５のリス１
−データも主記憶３へ送られる。
ータ、アドレスが１ノジスタ５２，５３にそれぞれセッ
トされる。データはシフタ５４によってはシフトされ、
レジスタ５５の上位部分に格納される。レジスタ５５の
部分区分はレジスタ９の値より決定される。一方、アド
レスはセ１ノクタ５７を経由して、レジスタ５５の下位
部分に格納される。リストデータの第１要素のアト１／
スはレジスタ１に保存されており、このアドレスはディ
１ノイのためのレジスタ５６を介して主記憶３へ送られ
る。このアドレス送出と同期してレジスタ５５のリス１
−データも主記憶３へ送られる。
第１要素のアドレスがレジスタ１から５６へ送られた直
後、セレクタ６０はパス６１と６２を結合する。この切
換処理はパス５８を介して送られるベクトルレジスタか
らのバリッド信号を利用して、制御回路５９により行わ
れる。第１要素のデータがレジスタ５５に、アドレスが
レジスタ５６に移行し、た後、第２要素のデータとアド
レスが５２．５３にセラ１−さオする。この第２要素の
データとアドレスがレジスタ５５に格納される時点では
。
後、セレクタ６０はパス６１と６２を結合する。この切
換処理はパス５８を介して送られるベクトルレジスタか
らのバリッド信号を利用して、制御回路５９により行わ
れる。第１要素のデータがレジスタ５５に、アドレスが
レジスタ５６に移行し、た後、第２要素のデータとアド
レスが５２．５３にセラ１−さオする。この第２要素の
データとアドレスがレジスタ５５に格納される時点では
。
その書込みアト１ノスは■ノジスタ５３からレジスタ５
６へ移行しており、このアドレスと同期してレジスタ５
５の第２要素のりストデータが主記憶３へ送られる。以
下、同様の処理を繰り返す。
６へ移行しており、このアドレスと同期してレジスタ５
５の第２要素のりストデータが主記憶３へ送られる。以
下、同様の処理を繰り返す。
ベクトルレジスタからベクトルの最終要素がパス５８を
経由ｌ、で送られると、制御回路５９はセレクタ５７を
作動さぜ、レジスタ６３にあらかじめ記憶さ九ている”
ｎｉｌ”バタ・−ンをレジスタ５５の下位部分に挿入す
るように制御する。
経由ｌ、で送られると、制御回路５９はセレクタ５７を
作動さぜ、レジスタ６３にあらかじめ記憶さ九ている”
ｎｉｌ”バタ・−ンをレジスタ５５の下位部分に挿入す
るように制御する。
本発明によれば、リスト構造をもつデータをベクトル処
理装置で処理する、てとが可能となり、バク１−ル処理
の適用範囲が拡大する。たとえば、リスト・構造をもっ
たデータの中にある特定のピッＩ・パターンのものが存
在するか否かを調べたい場合、本発明を採用したロード
リクエスタにより］′Ｅ記憶からデータをバク１−ルレ
ジスタにローディングし、ベクトル処理長が確定した後
に、バク１−ルレジスタのチェイニング機能を利用して
当該データを読出し、ベクトル演算器によってパターン
マツチングを行うことにより、従来のスカラ処理よりも
高速に目的とする処理を行うことができる。また、本発
明のリス］−構造を生成し主記憶へ書込みを行う制御を
採用したス１−アリクエスタを利用することにより、リ
スト構造データの中の特定パターンの置換、無効データ
化もベクトル処理によって高速に出来る。
理装置で処理する、てとが可能となり、バク１−ル処理
の適用範囲が拡大する。たとえば、リスト・構造をもっ
たデータの中にある特定のピッＩ・パターンのものが存
在するか否かを調べたい場合、本発明を採用したロード
リクエスタにより］′Ｅ記憶からデータをバク１−ルレ
ジスタにローディングし、ベクトル処理長が確定した後
に、バク１−ルレジスタのチェイニング機能を利用して
当該データを読出し、ベクトル演算器によってパターン
マツチングを行うことにより、従来のスカラ処理よりも
高速に目的とする処理を行うことができる。また、本発
明のリス］−構造を生成し主記憶へ書込みを行う制御を
採用したス１−アリクエスタを利用することにより、リ
スト構造データの中の特定パターンの置換、無効データ
化もベクトル処理によって高速に出来る。
第１図はベクトル処理装置のリスト構造データを読出す
ための主記憶参照論理ユニットの一実施例を示す図、第
２図は同じくリスト構造データを書込むための主記憶書
込論理ユニットの一実施例を示す図、第３図はリスト構
造データの記憶形式％式％ ３・・・主記憶、 ５・・・データレジスタ。 ７・・・シフタ、 １０・・・論理回路、５４・・
・シフタ、 ５５・・・データレジスタ。 代理人弁理士 小 川 勝 男 第１図 第２図 Ｍ間
ための主記憶参照論理ユニットの一実施例を示す図、第
２図は同じくリスト構造データを書込むための主記憶書
込論理ユニットの一実施例を示す図、第３図はリスト構
造データの記憶形式％式％ ３・・・主記憶、 ５・・・データレジスタ。 ７・・・シフタ、 １０・・・論理回路、５４・・
・シフタ、 ５５・・・データレジスタ。 代理人弁理士 小 川 勝 男 第１図 第２図 Ｍ間
Claims (1)
- （１）主記憶と、複数のベクトルレジスタと、ベクトル
演算器などから構成されるベクトル処理装置において、
各要素がデータ部と次要素の記憶位置を示すアドレス部
とからなるリスト構造データをアクセス処理するため、
主記憶から読出されたリスト構造データをデータ部とア
ドレス部に分離してベクトルレジスタに送ると共に、該
アドレス部を次要素のリスト構造データの読出しアドレ
スとして主記憶に送る第１制御手段と、ベクトルレジス
タに保持されているデータ部とアドレス部とを合成しリ
スト構造データに変換して主記憶に書込むと共に、該ア
ドレス部を次要素のリスト構造データの書込みアドレス
として主記憶に送る第２制御手段とを設けたことを特徴
とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13777285A JPS61296471A (ja) | 1985-06-26 | 1985-06-26 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13777285A JPS61296471A (ja) | 1985-06-26 | 1985-06-26 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296471A true JPS61296471A (ja) | 1986-12-27 |
Family
ID=15206471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13777285A Pending JPS61296471A (ja) | 1985-06-26 | 1985-06-26 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296471A (ja) |
-
1985
- 1985-06-26 JP JP13777285A patent/JPS61296471A/ja active Pending
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