JPS61292276A - Detecting device for frame synchronization - Google Patents
Detecting device for frame synchronizationInfo
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- JPS61292276A JPS61292276A JP60132895A JP13289585A JPS61292276A JP S61292276 A JPS61292276 A JP S61292276A JP 60132895 A JP60132895 A JP 60132895A JP 13289585 A JP13289585 A JP 13289585A JP S61292276 A JPS61292276 A JP S61292276A
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
[技術分野]
本発明は、フレーム構成で記録されているデー夕記録形
式をもつ記録装置において、フレーム同期検出を確実に
できるフレーム同期検出装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field] The present invention relates to a frame synchronization detection device that can reliably detect frame synchronization in a recording device having a data recording format in which data is recorded in a frame configuration.
[従来技術]
コンピュータシステムの補助記憶装置には、磁気テープ
や磁気ディスク等の磁気記録媒体を用いた装置が広く用
いられているが、近年、これらの磁気記録媒体よりも記
録密度を格段に大きくできる光学的記録媒体(例えば光
ディスク等)を、補助記憶装置に用いようとする提案が
ある。[Prior Art] Devices using magnetic recording media such as magnetic tapes and magnetic disks are widely used as auxiliary storage devices in computer systems. There have been proposals to use optical recording media (for example, optical discs) that can be used as auxiliary storage devices.
例えば光ディスクでは、レーザスポットにより、直径1
μm程度のビット(小孔)を表面の記録トラック上に2
μm程度の周期(間隔)で形成することでデータを記録
し、記憶容量は約30cmの直径のもので1枚あたり1
011〜1012ビツト程度である。通常、記録トラッ
クはスパイラル状に一本、あるいは、所定間隔で同心円
状に多数がが設定される。For example, in the case of an optical disc, a laser spot with a diameter of 1
Two micrometer-sized bits (small holes) are placed on the recording track on the surface.
Data is recorded by forming them at a period (interval) of approximately μm, and the storage capacity is 1 per sheet with a diameter of approximately 30 cm.
It is approximately 011 to 1012 bits. Usually, one recording track is set in a spiral shape, or many recording tracks are set in concentric circles at predetermined intervals.
さて、一般に補助記憶装置はアクセス速度が主記憶装置
に比べてかなり遅いので、データはある程度のまとまっ
た量のブロック毎に、連続した領域に記録される。Now, since the access speed of auxiliary storage devices is generally much slower than that of main storage devices, data is recorded in blocks of a certain amount in consecutive areas.
そのさい、データの読み出し書き込みを短時間で確実に
できるようにデータの所定ブロックをセクタに構成し、
各セクタにアドレス(セクタアドレス)を割り当てて識
別している。At that time, to ensure that data can be read and written in a short time, predetermined blocks of data are organized into sectors,
Each sector is identified by assigning an address (sector address).
第7図(a) 、 (b)は、光ディスクのトラックに
おけるデータ記録形式の一例を示す。FIGS. 7(a) and 7(b) show an example of a data recording format on a track of an optical disc.
同図(a)において、トラックTRには、プリフォーマ
ット領域PF、データ領域OF、および、プリフォーマ
ット領域PFとデータ領域DFを隔てるギャップGPI
からなるセクタSCが、ギャップGP2に隔てられて複
数個連続的に設定される。In FIG. 5A, the track TR includes a preformat area PF, a data area OF, and a gap GPI separating the preformat area PF and the data area DF.
A plurality of sectors SC are consecutively set apart from each other by a gap GP2.
なお、プリフォーマット領域PFは、あらかじめデータ
領域DFとギャップGP2を合せたビット数隔てて、ト
ラックTRに形成される。Note that the preformat areas PF are formed in advance on the track TR at intervals of the total number of bits of the data area DF and the gap GP2.
また、同図(b)に示すように、プリフォーマット領域
PFは、回路条件を整合するための同期信号すなわちデ
ータ書込読出回路のビットクロックを記録データの発生
タイミングに同期させるためのビット同期信号BSから
なるプリアンプル、このプリフォーマット領域PFを検
出するための自己相関の鋭いビット列(パターン)から
なるセクタ同期信号SS、および、セクタSCを識別す
るためのセクタアドレスSAからなる=
プリアンプルをなすビット同期信号BSとしては、光ピ
ツクアップ部からの読出信号に基づいてビットクロック
およびデータを抽出するためのPLL(P−hase
Locked Loop)回路を、適確にロックできる
ような信号が用いられる。例えば、最小反転周期で読出
信号の状態を変化する信号(すなわち。In addition, as shown in FIG. 6(b), the preformat area PF contains a synchronization signal for matching circuit conditions, that is, a bit synchronization signal for synchronizing the bit clock of the data write/read circuit with the generation timing of recording data. A preamble consisting of a preamble BS, a sector synchronization signal SS consisting of a bit string (pattern) with sharp autocorrelation for detecting this preformat area PF, and a sector address SA for identifying a sector SC. As the bit synchronization signal BS, a PLL (P-hase) for extracting a bit clock and data based on a read signal from an optical pickup section is used.
A signal is used that allows the Locked Loop circuit to be properly locked. For example, a signal that changes the state of the read signal with a minimum inversion period (i.e.
光ディスクへの記録状態が最小ピット長の繰り返しにな
るrololol・・・・・・」)である。The recording state on the optical disc is "rollolol...") in which the minimum pit length is repeated.
また、データ領域OFは、フレーム同期信号FSが付設
されてフレーム構成をとる複数個のデータと。Further, the data area OF includes a plurality of pieces of data having a frame configuration with a frame synchronization signal FS attached thereto.
これらのデータの先頭に付設されたプリアンプル(ビッ
ト同期信号BS)からなる。なお、データ領域DFにお
けるプリアンプルはプリフォーマット領域PFにおける
プリアンプルよりも少ないビット数で足り、また、フレ
ーム同期信号FSは、セクタ同期信号SSと同様の自己
相関の鋭いバタンからなる。It consists of a preamble (bit synchronization signal BS) attached to the beginning of these data. Note that the preamble in the data area DF requires a smaller number of bits than the preamble in the preformat area PF, and the frame synchronization signal FS is composed of sharp autocorrelation bangs similar to the sector synchronization signal SS.
なお、上述したプリフォーマット領域PFのプリアンプ
ルBS、セクタ同期信号SS、セクタアドレスSA、ギ
ャップGPI、GP2、および、データ領域OFのプリ
アンプルBS、フレーム同期信号FSは、無変調の状態
で光ディスクに記録され、データ領域DFのフレームデ
ータは、所定の変調を受けた状態で記録される。Note that the preamble BS, sector synchronization signal SS, sector address SA, gap GPI, GP2 of the preformat area PF, and the preamble BS and frame synchronization signal FS of the data area OF mentioned above are recorded on the optical disc in an unmodulated state. The frame data in the data area DF is recorded after being subjected to predetermined modulation.
さて、このような記録形式でデータを記録するさい、ま
ずプリフォーマット領域PFのプリアンプルでビット同
期をとったのちセクタ同期信号SSを検出し、その検出
タイミングに基づいて、セクタアドレスSAを読み出す
。Now, when recording data in such a recording format, first bit synchronization is achieved with the preamble of the preformat area PF, then the sector synchronization signal SS is detected, and the sector address SA is read out based on the detection timing.
それが所望のセクタをあられす場合は、ギャップGPI
の後にデータ領域DFのプリアンプルを書き込んでから
第1フレームのフレームデータをフレーム同期信号FS
に続いて書き込み、順次各フレームのフレーム同期信号
FSおよびフレームデータを記録してゆく。If it rains the desired sector, the gap GPI
After writing the preamble in the data area DF, the frame data of the first frame is sent to the frame synchronization signal FS.
Then, the frame synchronization signal FS and frame data of each frame are sequentially recorded.
データを読み込む場合は、上述と同様にしてセクタアド
レスSAを読み出し、それが所望のセクタを示す場合は
、データ領域のプリアンプルでピッ1ル同期をとり直し
た後に、フレーム同期信号FSを検出したタイミングに
基づいてフレーム毎のフレームデータを読み込む。When reading data, read the sector address SA in the same manner as described above, and if it indicates the desired sector, re-establish pill synchronization with the preamble of the data area, and then detect the frame synchronization signal FS. Read frame data for each frame based on timing.
そして、この読み出されたフレームデータは、所定の復
調処理によって変調前の元のデータに変換される。This read frame data is then converted into the original data before modulation by a predetermined demodulation process.
このように、あらかじめ記録されているプリフォーマッ
ト領域を参照して、データが記録され、また読み出され
る。In this way, data is recorded and read by referring to the pre-format area recorded in advance.
ところで、光ディスクは、上述したように記録密度が格
段に大きい反面、ビット誤り率および駆動系の回転変動
等の影響をかなり受けやすいと考えられている。Incidentally, although optical disks have a significantly high recording density as described above, they are considered to be quite susceptible to bit error rates, rotational fluctuations of the drive system, and the like.
これに対し、通常、各フレームデータに対しては変調前
に組織的な誤り訂正符号を付加するので、データエラー
が発生したとしてもある程度までは完全に回復すること
ができ、大きな問題はない。On the other hand, since a systematic error correction code is usually added to each frame data before modulation, even if a data error occurs, it can be completely recovered to a certain extent and there is no major problem.
また、フレーム同期信号FSがビットエラーや回転変動
により検出できなかった場合を考えると、その直前のフ
レーム同期信号FSを検出している場合には、その検出
タイミングに基づいて内挿信号等を発生することで、フ
レーム同期タイミングを擬似的に発生することも可能で
あるが、とくに、プリフォーマット領域PFを終了して
からデータ領域DFの最初のフレーム同期信号FSを検
出するまでの間に回転変動等が大きくなったような場合
、この最初のフレーム同期信号FSを検出できなくなる
おそれがあった。Also, considering the case where the frame synchronization signal FS cannot be detected due to a bit error or rotational fluctuation, if the immediately preceding frame synchronization signal FS is detected, an interpolation signal etc. is generated based on the detection timing. Although it is possible to generate frame synchronization timing in a pseudo manner by etc. becomes large, there is a possibility that this first frame synchronization signal FS cannot be detected.
かかる事態を発生すると、後続のフレーム同期信号FS
を検出するまでに比較的長い時間がかかる場合があり、
その間のデータフレームに対するフレーム同期検出がで
きず、その結果、その部分のデータを検出できなくなる
という不都合を生じることがあった。When such a situation occurs, the subsequent frame synchronization signal FS
It may take a relatively long time to detect the
Frame synchronization cannot be detected for the data frames in between, resulting in the inconvenience that data in that portion cannot be detected.
また、フレーム同期信号を検出できない状態が連続して
上述した内挿信号による擬似的なフレーム同期検出が連
続するような場合には、実際のフレーム同期信号の発生
タイミングを検出できなくなるおそれがある。Further, if a state in which a frame synchronization signal cannot be detected continues and pseudo frame synchronization detection using the interpolation signal described above continues, there is a possibility that the timing at which the actual frame synchronization signal is generated cannot be detected.
[目的]
本発明は、上述した従来技術の不都合を解決するために
なされたものであり、ビットエラーや駆動系の回転変動
等に強いフレーム同期検出装置を提供することを目的と
している。また、フレーム同期信号を検出できない状態
が連続した場合でも、その直後に適正にあられれている
フレーム同期信号を、確実に検出できるできるようにし
ている。[Objective] The present invention has been made in order to solve the above-mentioned disadvantages of the conventional technology, and it is an object of the present invention to provide a frame synchronization detection device that is resistant to bit errors, rotational fluctuations of the drive system, etc. Further, even if a state in which a frame synchronization signal cannot be detected continues, a frame synchronization signal that is properly detected immediately after that can be reliably detected.
[構成コ
本発明ではフレーム同期信号を検出するための予測関数
として、フレーム検出動作の初期時には検出窓が最大で
ある最大検出窓予測関数を用い、一旦フレーム同期信号
を検出した後は最適予測関数を用いることで、フレーム
同期検出を迅速にできるようにしている。また、所定の
タイミングでフレーム同期信号を検出したときと、内挿
信号によるフレーム同期検出とで、同期検出信号の出力
タイミングを一致させているので、フレーム同期信号を
検出できない状態が連続した場合でも、その直後に適正
にあられれているフレーム同期信号を確実に検出できる
。さらに、実際にフレーム同期信号を検出できた場合に
は、内挿信号の出力を禁止して、不要な信号を出力しな
いようにしている。[Configuration] In the present invention, as a prediction function for detecting a frame synchronization signal, a maximum detection window prediction function with a maximum detection window is used at the initial stage of frame detection operation, and once a frame synchronization signal is detected, an optimal prediction function is used. By using this, frame synchronization can be detected quickly. In addition, since the output timing of the synchronization detection signal is the same when the frame synchronization signal is detected at a predetermined timing and when frame synchronization is detected using an interpolation signal, even if the frame synchronization signal cannot be detected continuously, , it is possible to reliably detect a frame synchronization signal that is properly generated immediately after that. Furthermore, if a frame synchronization signal is actually detected, output of the interpolation signal is prohibited to prevent unnecessary signals from being output.
以下、添付図面を参照しながら、本発明の実施例を詳細
に説明する。Embodiments of the present invention will be described in detail below with reference to the accompanying drawings.
まず、本発明の原理について説明する。First, the principle of the present invention will be explained.
本発明では、第1図に示したように、データ領域OFの
プリアンプルPAに、1フレ一ム分のデータ量と同じ長
さのビット同期信号BSの先頭にフレーム同期信号FS
を付設した信号を、複数個配列しており、このプリアン
プルPAでまえもってフレーム同期を検出したのちに、
フレームデータ領域FFDの検出をとることで、フレー
ムデータ領域FFDにおいて確実にフレーム同期検出で
きるようにしている。In the present invention, as shown in FIG. 1, a frame synchronization signal FS is placed at the beginning of a bit synchronization signal BS having the same length as the data amount of one frame in the preamble PA of the data area OF.
After detecting frame synchronization in advance with this preamble PA,
By detecting the frame data area FFD, frame synchronization can be reliably detected in the frame data area FFD.
また、このフレーム同期信号FSとしては、自己相関の
鋭いパターンのビット列からなり、例えば、00110
0111100(12ビツト)である。Further, the frame synchronization signal FS consists of a bit string with a sharp autocorrelation pattern, for example, 00110
0111100 (12 bits).
そして、そのフレーム同期検出は、第2図に示したよう
な方法によって行なわれる。The frame synchronization detection is performed by the method shown in FIG.
すなわち、セクタ検出されると、まず、フレーム同期信
号FSに対する検出窓幅が非常に大きいサーチモード予
測関数PCIを用いてフレーム同期信号FSを検出する
サーチモードに移行する。That is, when a sector is detected, first, a search mode is entered in which the frame synchronization signal FS is detected using a search mode prediction function PCI having a very large detection window width for the frame synchronization signal FS.
このサーチモードにおいて、サーチモード予測関数PC
Iによってフレーム同期信号FSを検出すると同期検出
パルスを出力する。また、フレーム同期信号FSを検出
できなかった場合は、予測検出タイミングに同期したタ
イミングで同期検出パルスに代えて同期内挿パルスを出
力し、この処理を、フレーム同期信号FSを実際に検出
できるまで繰り返す。In this search mode, the search mode prediction function PC
When the frame synchronization signal FS is detected by I, a synchronization detection pulse is output. In addition, if the frame synchronization signal FS cannot be detected, a synchronization interpolation pulse is output in place of the synchronization detection pulse at a timing synchronized with the predicted detection timing, and this process is continued until the frame synchronization signal FS is actually detected. repeat.
このようにして、サーチモード予測関数PCIによって
フレーム同期検出がされると、次は、フレーム同期信号
FSに対する最適予測関数である同期モード予測関数F
C2を用いてフレーム同期信号FSを検出する同期モー
ドに移行する。In this way, when frame synchronization is detected using the search mode prediction function PCI, the next step is to detect the synchronization mode prediction function F, which is the optimal prediction function for the frame synchronization signal FS.
A transition is made to the synchronization mode in which the frame synchronization signal FS is detected using C2.
この同期モードでは、同期モード予測関数FC2によっ
て、フレーム同期信号FSを検出すると同期検出パルス
を出力し、また、フレーム同期信号FSを検出できなか
った場合は、予測検出タイミングに同期したタイミング
で、同期検出パルスに代えて同期内挿パルスを出力し、
以上の処理を当該セクタのデータ読み出しを完了するま
で繰り返し実行する。In this synchronization mode, when the frame synchronization signal FS is detected by the synchronization mode prediction function FC2, a synchronization detection pulse is output, and when the frame synchronization signal FS cannot be detected, synchronization is performed at a timing synchronized with the predicted detection timing. Outputs a synchronous interpolation pulse instead of the detection pulse,
The above process is repeatedly executed until data reading of the sector is completed.
サーチモード予測関数PCIとしては、例えば。As the search mode prediction function PCI, for example.
第3図に示したように、r’1lllllllllll
lllllllJとなるものがあり、このサーチモード
予測関数PCIでは、ビットエラーを生じていない状態
で、予測位置から前後8ビツトずれた場合でもフレーム
同期信号FSを検出できる。なお、ビットエラーがある
場合はフレーム同期信号FSを検出しない。すなわち、
誤検出する可能性はない。As shown in Figure 3, r'1llllllllllll
This search mode prediction function PCI can detect the frame synchronization signal FS even if it deviates from the predicted position by 8 bits before or after the predicted position without causing a bit error. Note that if there is a bit error, the frame synchronization signal FS is not detected. That is,
There is no possibility of false detection.
また、この場合の同期モード予測関数(すなわち最適予
測関数)Fe2は、第4図に示したように、r1122
32211Jと与えられ、かかる同期モード予測関数F
C2では、ビットエラーを生じていない状態では予測位
置から前後4ビツトずれた場合でもフレーム同期信号F
Sを検出でき、予測位置にフレーム同期信号FSがある
場合は、2ビツトのビットエラーを生じていてもフレー
ム同期信号FSを検出できる。In addition, the synchronous mode prediction function (that is, the optimal prediction function) Fe2 in this case is r1122 as shown in FIG.
32211J, such a synchronous mode prediction function F
In C2, if there is no bit error, the frame synchronization signal
If S can be detected and the frame synchronization signal FS is present at the predicted position, the frame synchronization signal FS can be detected even if a 2-bit bit error occurs.
このように、プリアンプルPAの最初の部分では。Thus, in the first part of the preamble PA.
検出窓幅が非常に広いサーチモード予測関数PCIを用
いてフレーム同期信号FSを検出しているので、ビット
エラーを生じていない状態ではフレーム同期信号FSの
検出が早期に実現する。また、一旦フレーム同期信号F
Sを検出した後には、エラーに強い最適予測関数である
同期モード予測関数FC2を用いてフレーム同期信号F
Sを検出しているので、確実にフレーム同期を検出でき
る。Since the frame synchronization signal FS is detected using the search mode prediction function PCI having a very wide detection window width, the frame synchronization signal FS can be detected quickly in a state where no bit error occurs. Also, once the frame synchronization signal F
After detecting S, the frame synchronization signal
Since S is detected, frame synchronization can be reliably detected.
第5図は、本発明の一実施例にかかる装置を示している
。FIG. 5 shows an apparatus according to one embodiment of the invention.
同図において、データ分離回路(図示略)により、光デ
ィスクからの続出信号から分離された読出データDTは
、シリアル/パラレル変換器1のデータ入力端に加えら
れており、同じくデータ分離回路によって読出信号から
分離されたクロックパルスCPは、シリアル/パラレル
変換器1およびカウンタ2のクロック入力端に加えられ
ている。In the same figure, the read data DT separated from successive signals from the optical disk by a data separation circuit (not shown) is applied to the data input terminal of the serial/parallel converter 1. A clock pulse CP separated from is applied to the clock inputs of the serial/parallel converter 1 and the counter 2.
シリアル/パラレル変換器1は、入力したデータDTを
フレーム同期信号FSと同じ長さの12ビツトのパラレ
ルデータPD12に変換して、このパラレルデータPD
12をROM (リード・オンリ・メモリ)3に出力す
る。The serial/parallel converter 1 converts the input data DT into 12-bit parallel data PD12 having the same length as the frame synchronization signal FS, and converts the input data DT into 12-bit parallel data PD12.
12 to the ROM (read only memory) 3.
ROM3は、12ビツトデータのパターンとフレーム同
期信号FSの一致するビット数をあられすデータBNを
記憶するものであり、入力したパラレルデータPD12
に対応するデータBNを、加算点4に出力する。The ROM3 stores data BN that indicates the number of bits that match the 12-bit data pattern and the frame synchronization signal FS, and stores the input parallel data PD12.
The data BN corresponding to is output to the addition point 4.
このように、シリアル/パラレル変換器1とROM3に
より、連続する所定ビット数のデータDTのパターンと
フレーム同期信号FSのパターンを比較して、その一致
するビット数に対応したデータを出力する整合フィルタ
が構成されている。In this way, the serial/parallel converter 1 and the ROM 3 compare the pattern of the continuous data DT of a predetermined number of bits with the pattern of the frame synchronization signal FS, and output data corresponding to the matched number of bits. is configured.
また、カウンタ2の計数値CDFは、サーチモード予測
関数PCI、同期モード予測関数FC2および同期内挿
パルスPIFを1フレ一ム周期の所定のタイミングでそ
れぞれ発生するROM5に加えられており、このROM
5から出力されたサーチモード予測関数PCI(2ビツ
ト幅)はセ°レクタ6の入力端IA、2Aに、同期モー
ド予測関数FC2はセレクタ6の入力端IB、2Bに、
同期内挿パルスPIFはセレクタ6の入力端3Aおよび
3Bにそれぞれ加えられている。Further, the count value CDF of the counter 2 is added to a ROM 5 that generates a search mode prediction function PCI, a synchronous mode prediction function FC2, and a synchronous interpolation pulse PIF at predetermined timings in one frame period.
The search mode prediction function PCI (2 bit width) output from the selector 5 is input to the input terminals IA and 2A of the selector 6, and the synchronous mode prediction function FC2 is input to the input terminals IB and 2B of the selector 6.
The synchronous interpolation pulse PIF is applied to input terminals 3A and 3B of the selector 6, respectively.
このように、カウンタ2とRO阿5により、データDT
の入力に同期して、1フレーム毎に予測関数および同期
内挿パルスを発生する予測関数発生器が構成されている
。In this way, the data DT
A prediction function generator is configured to generate a prediction function and a synchronous interpolation pulse for each frame in synchronization with the input of.
セレクタ6は、セレクト入力端Sが論理レベルLのとき
に入力端IB、2B、3Bを選択し、セレクト入力端S
が論理レベルHのときに入力端IA、2A、3Aを選択
し、さらに、ストローブ入力端STに加わる信号が論理
レベルLのときに出力端IY、2Y、3Yからそれぞれ
の信号を出力し、ストローブ入力端STに加わる信号が
論理レベルHのときには、出力端IY、2Y、3Yから
の信号出力を禁止する。The selector 6 selects input terminals IB, 2B, and 3B when the select input terminal S is at logic level L, and selects the select input terminal S.
When the signal applied to the strobe input terminal ST is at the logic level H, the input terminals IA, 2A, and 3A are selected, and when the signal applied to the strobe input terminal ST is at the logic level L, the respective signals are output from the output terminals IY, 2Y, and 3Y. When the signal applied to the input terminal ST is at logic level H, signal output from the output terminals IY, 2Y, and 3Y is prohibited.
このセレクタ6の出力端IY、2Yから出力されるサー
チモード予測関数PCIおよび同期モード予測関数FC
2は加算点4の他の入力端に加えられ、また、出力端3
Yから出力される同期内挿パルスPIFはオア回路7の
一入力端に加えられている。Search mode prediction function PCI and synchronous mode prediction function FC output from output terminals IY and 2Y of this selector 6
2 is added to the other input terminal of summing point 4, and also to output terminal 3
The synchronous interpolation pulse PIF output from Y is applied to one input terminal of the OR circuit 7.
加算点4は、ROM5から加えられるデータBNおよび
セレクタ6から加えられるサーチモード予測関数PCI
あるいは同期モード予測関数FC2の値を加算し、その
加算結果を同期検出回路8に出力している。Addition point 4 is data BN added from ROM 5 and search mode prediction function PCI added from selector 6.
Alternatively, the value of the synchronous mode prediction function FC2 is added and the addition result is output to the synchronous detection circuit 8.
同期検出回路8は、加算点4の出力信号を、フレーム同
期信号FSの長さに1を加えた閾値、すなわちこの場合
は13と比較し、加算結果が13以上の場合は、フレー
ム同期信号FSを検出したとして同期検出パルスPSD
を発生し、この同期検出パルスPSDは、9ビツトの遅
延回路9およびフリップフロップ10のクロック入力端
に加えられている。The synchronization detection circuit 8 compares the output signal of the addition point 4 with a threshold value obtained by adding 1 to the length of the frame synchronization signal FS, that is, 13 in this case, and if the addition result is 13 or more, the output signal of the frame synchronization signal FS is Synchronous detection pulse PSD is detected.
This synchronization detection pulse PSD is applied to the clock input terminals of a 9-bit delay circuit 9 and a flip-flop 10.
遅延回路9の出力パルスPDIは、3ビツトの遅延回路
11およびオア回路7の他の入力端に加えられており、
遅延回路11の出力パルスPD2は、フリップフロップ
12のクロック入力端に加えられているとともに、イン
バータ13を介してアンド回路14の一入力端に加えら
れている。The output pulse PDI of the delay circuit 9 is applied to the 3-bit delay circuit 11 and the other input terminal of the OR circuit 7.
The output pulse PD2 of the delay circuit 11 is applied to the clock input terminal of the flip-flop 12, and is also applied to one input terminal of the AND circuit 14 via the inverter 13.
フリップフロップ10の出力はストローブ信号SSTと
して、フリップフロップ12の出力はセレクト信号SS
として、それぞれセレクタ6のストローブ入力端STお
よびセレクト入力端Sに加えられており、また、オア回
路7の出力信号はフレーム同期検出信号PFDとして次
段の信号復調装置等に出力されるとともに、オア回路1
5の一入力端に加えられている。The output of the flip-flop 10 is the strobe signal SST, and the output of the flip-flop 12 is the select signal SS.
The output signal of the OR circuit 7 is output as a frame synchronization detection signal PFD to the next stage signal demodulator, etc. circuit 1
It is added to one input terminal of 5.
このオア回路15の他の入力端には、光デイスク装置の
ドライブ装置から出力される、目的セクタを検出したこ
とをあられすセクタ検出信号SDが加えられており、そ
のオア回路15の出力はカウンタ2のクリア入力端に加
えられている。The other input terminal of this OR circuit 15 is applied with a sector detection signal SD, which is output from the drive device of the optical disk device and which indicates that the target sector has been detected. It is added to the clear input terminal of 2.
また、信号復調装置から出力されるセクタ終了信号EO
5は、当該セクタの最終フレームのデータが復調完了し
た時点で論理レベルLに立ち下げられる信号であり、フ
リップフロップ12にクリア入力端(負論理)およびア
ンド回路14の他の入力端に加えられている。Also, the sector end signal EO output from the signal demodulator
5 is a signal that is lowered to logic level L when demodulation of the data of the last frame of the sector is completed, and is applied to the clear input terminal (negative logic) of the flip-flop 12 and the other input terminal of the AND circuit 14. ing.
以上の構成で、光デイスク装置のドライブ装置によって
光ディスクが回転駆動されるとともに目的のセクタのセ
クタアドレスSAが検出されると。With the above configuration, when the optical disk is rotationally driven by the drive device of the optical disk device, the sector address SA of the target sector is detected.
このドライブ装置は、セクタ検出信号SDを所定のタイ
ミングで出力する。これによって、カウンタ2がゼロか
らクロックパルスCPの計数を開始するので、ROM5
から所定のタイミングでサーチモード予測関数PCI、
同期モード予測関数FC2および同期内挿パルスPIF
が出力される(第6図(a)、(c)、(b)参照)。This drive device outputs a sector detection signal SD at a predetermined timing. As a result, the counter 2 starts counting clock pulses CP from zero, so the ROM 5
search mode prediction function PCI at a predetermined timing from
Synchronous mode prediction function FC2 and synchronous interpolation pulse PIF
is output (see FIGS. 6(a), (c), and (b)).
また、この時点では、フリップフロップ10.12がと
もにクリアされているので、ストローブ信号SSTおよ
びセレクト信号SSはともに論理レベルしになっており
(第6図(e) 、 (f)参照)、これによって、セ
レクタ6は入力端LA、2A、3Aを選択するとともに
その入力端IA、2Aに加えられるサーチモード予測関
数PCIを加算点4に出力する(第6図(f)参照)。Also, at this point, both flip-flops 10 and 12 are cleared, so the strobe signal SST and select signal SS are both at the logic level (see Figures 6(e) and (f)). Accordingly, the selector 6 selects the input terminals LA, 2A, 3A and outputs the search mode prediction function PCI to be added to the input terminals IA, 2A to the addition point 4 (see FIG. 6(f)).
さて、ここでプリアンプルPAの最初のフレーム同期信
号FSが、ビットエラー等の理由によって第6図(g)
に破線部A1として示したように検出できなかったとす
ると、サーチモード予測関数PCIの出力が完了した直
後のタイミングで出力される同期内挿パルスPIFが、
セレクタ6の出力端3Y(第6図(k)参照)およびオ
ア回路7を介してフレーム同期検出パルスPFD (第
6図(1)参照)として出力される。Now, the first frame synchronization signal FS of the preamble PA is changed as shown in FIG. 6(g) due to a bit error or other reason.
If it is not detected as shown by the broken line A1 in , the synchronous interpolation pulse PIF output at the timing immediately after the output of the search mode prediction function PCI is completed is
It is output as a frame synchronization detection pulse PFD (see FIG. 6(1)) via the output terminal 3Y of the selector 6 (see FIG. 6(k)) and the OR circuit 7.
また、このフレーム同期検出パルスPFDは、オア回路
15を介してカウンタ2のリセット入力端に加えられ、
その立ち上がりタイミングでカウンタ2がゼロクリアさ
れて、ゼロから計数動作を再度繰り返す。これによって
、次のサイクルの予測関数発生動作が実行される。Further, this frame synchronization detection pulse PFD is applied to the reset input terminal of the counter 2 via the OR circuit 15,
At the rising timing, the counter 2 is cleared to zero, and the counting operation is repeated again from zero. As a result, the prediction function generation operation for the next cycle is executed.
そして、例えば2つ目のフレーム同期信号FSが第6図
(g)にA2として示したように、データDTにあられ
れると、このフレーム同期信号FSの最終ビットが入力
された時点で同期検出回路8から同期検出パルスPSD
が出力され(第6図(h)参照)、これによって、フリ
ップフロップ10がセットされてストローブ信号SST
が論理レベルHになり、セレクタ6の信号出力が禁止さ
れるので、この時点でセレクタ6から加算点4へのサー
チモード予測関数PCIの出力が打ち切られる。For example, when the second frame synchronization signal FS appears in the data DT as shown as A2 in FIG. 6(g), the synchronization detection circuit 8 to synchronization detection pulse PSD
is output (see FIG. 6(h)), thereby setting the flip-flop 10 and outputting the strobe signal SST.
becomes a logic level H, and the signal output of the selector 6 is prohibited, so at this point, the output of the search mode prediction function PCI from the selector 6 to the addition point 4 is discontinued.
この同期検出パルスPSDが遅延回路9によって9ビツ
ト遅延されてパルスPDIとして出力されると、このパ
ルスPDIはオア回路7を介してフレーム同期検出パル
スPFDとして出力され、これによって。When this synchronization detection pulse PSD is delayed by 9 bits by the delay circuit 9 and outputted as a pulse PDI, this pulse PDI is outputted as a frame synchronization detection pulse PFD via the OR circuit 7, thereby.
上述と同様にカウンタ2がクリアされて次のサイクルの
予測関数発生動作が実行される。As described above, counter 2 is cleared and the next cycle's prediction function generation operation is executed.
また、このようにフレーム同期信号FSが検出された場
合、上述したタイミングで同期内挿パルスPIFが出力
されたときには、セレクタ6が出力禁止状態になってい
るので、この場合には同期内挿パルスPIFの出力が禁
止される。In addition, when the frame synchronization signal FS is detected in this way, when the synchronization interpolation pulse PIF is output at the above-mentioned timing, the selector 6 is in the output prohibited state, so in this case, the synchronization interpolation pulse PIF output is prohibited.
そして、パルスPDIが遅延回路11によって3ビツト
遅延されてパルスPD2(第6図(j)参照)として出
力されると、このパルスPD2はフリップフロップ12
のクロック入力端に加えられると同時に、インバータ1
3で負論理のパルスに一変換されてアンド回路14を介
してフリップフロップ10のクリア入力端に加えられる
ゆ
これによって、フリップフロップ10がリセットされる
と同時にブリップフロップ12がセットされ、その結果
、セレクタ6の出力禁止状態が解除されると同時に、そ
れ以降はセレクタ6は入力端IB、2B。Then, when the pulse PDI is delayed by 3 bits by the delay circuit 11 and output as a pulse PD2 (see FIG. 6(j)), this pulse PD2 is outputted to the flip-flop 12.
is applied to the clock input terminal of inverter 1 at the same time.
3 is converted into a negative logic pulse and applied to the clear input terminal of the flip-flop 10 via the AND circuit 14, which resets the flip-flop 10 and sets the flip-flop 12 at the same time.As a result, At the same time as the output inhibited state of the selector 6 is released, the selector 6 is connected to the input terminals IB and 2B.
3Bを選択して、入力端IB、2Bに加わる同期モード
予測関数FC2を加算点4に出力する。3B is selected, and the synchronous mode prediction function FC2 applied to the input terminals IB and 2B is output to the addition point 4.
このようにして、フレーム同期信号FSを一度検出する
と、それ以降は、サーチモードから同期モードへ、フレ
ーム同期検出モードが移行される。In this way, once the frame synchronization signal FS is detected, the frame synchronization detection mode is shifted from the search mode to the synchronization mode.
この同期モードにおいても、上述したサーチモードとほ
ぼ同じ検出動作が実行される。In this synchronous mode as well, almost the same detection operation as in the search mode described above is performed.
すなわち、この同期モードにおいて、第6図(g)の破
線部A3に示したように、フレーム同期信号FSを検出
できなかった場合には、上述したタイミン、 グで出力
される同期内挿パルスPIFがフレーム同期検出パルス
PFDとして出力される。That is, in this synchronization mode, if the frame synchronization signal FS cannot be detected as shown by the broken line A3 in FIG. 6(g), the synchronization interpolation pulse PIF output at the above timing is output as a frame synchronization detection pulse PFD.
また、第6図(g)にA4で示したようにフレーム同期
信号FSを検出した場合には、その時点から12ビツト
の間はセレクタ6が出力禁止状態にされるので同期内挿
パルスPIFの出力が禁止され、また。Furthermore, when the frame synchronization signal FS is detected as shown by A4 in FIG. 6(g), the selector 6 is prohibited from outputting for 12 bits from that point, so the synchronization interpolation pulse PIF is Output is also prohibited.
検出タイミングから9ビツト後にはパルスPCIがフレ
ーム同期検出信号PFDとして出力される。Nine bits after the detection timing, pulse PCI is output as frame synchronization detection signal PFD.
そして、このようにフレーム同期検出信号PFDが出力
される度に予測関数発生動作が、初期状態に復帰されて
繰り返し実行される。In this way, each time the frame synchronization detection signal PFD is output, the prediction function generation operation is returned to the initial state and repeatedly executed.
この後、■セクタ分のフレームデータの読み出しを完了
すると、セクタ終了信号EO3が立ち下げられて、フリ
ップフロップ10.12がクリアされ。Thereafter, when the reading of the frame data for the ■ sector is completed, the sector end signal EO3 falls, and the flip-flops 10.12 are cleared.
初期状態に復帰する。。Return to initial state. .
ところで1以上説明した実施例では、フレーム同期信号
FSを検出できなかったときに出力する同期内挿パルス
PIFに基づいてフレーム同期検出パルスPFDが出力
されるタイミングと、所定のタイミングすなわちサーチ
モード予測関数PCIおよび同期モード予測関数FC2
の中央のタイミングでフレーム同期信号FSを検出した
ときに出力される同期検出パルスPSDに基づいてフレ
ーム同期検出パルスPFDが出力されるタイミングとを
一致させるために、同期検出パルスPSDを9ビツト遅
延してフレーム同期検出パルスPFDとして出力してい
る。By the way, in the embodiments described above, the timing at which the frame synchronization detection pulse PFD is output based on the synchronization interpolation pulse PIF that is output when the frame synchronization signal FS cannot be detected, and the predetermined timing, that is, the search mode prediction function PCI and synchronous mode prediction function FC2
The synchronization detection pulse PSD is delayed by 9 bits in order to match the timing at which the frame synchronization detection pulse PFD is output based on the synchronization detection pulse PSD that is output when the frame synchronization signal FS is detected at the center timing of the frame synchronization signal FS. The frame synchronization detection pulse PFD is output as the frame synchronization detection pulse PFD.
これにより、フレーム同期信号FSを実際に検出したと
きと検出できなかったときとで、フレーム同期検出パル
スPFDの出力タイミングが同じになるので、フレーム
同期信号FSを検出できない状態が連続したときに、フ
レーム同期検出の予測位置(予測タイミング)が適正な
予測位置から大きくずれることがなく、かかる状態の直
後であっても予測関数による検出範囲内にフレーム同期
信号FSを捉えることができる。As a result, the output timing of the frame synchronization detection pulse PFD is the same when the frame synchronization signal FS is actually detected and when it is not detected, so when the frame synchronization signal FS is not detected continuously, The predicted position (predicted timing) of frame synchronization detection does not deviate significantly from the proper predicted position, and the frame synchronization signal FS can be captured within the detection range by the prediction function even immediately after such a state.
また、フレーム同期検出パルスPFDの出力タイミング
によって、予測関数発生動作を初期状態すなわちフレー
ム開始状態から繰り返し実行しているので、フレーム同
期信号FSが予測関数の中央よりも前のタイミングで検
出された場合には、それから9ビツトを経過したタイミ
ングで予測関数の発生動作が初期状態に復帰し、したが
って、同期内挿パルスPIFが発生してオア回路7に出
力されることはない。Furthermore, since the prediction function generation operation is repeatedly executed from the initial state, that is, the frame start state, depending on the output timing of the frame synchronization detection pulse PFD, if the frame synchronization signal FS is detected at a timing before the center of the prediction function. In this case, the generation operation of the prediction function returns to the initial state at a timing when 9 bits have passed since then, and therefore, the synchronous interpolation pulse PIF is not generated and output to the OR circuit 7.
一方、フレーム同期信号FSが予測関数の中央よりも後
のタイミングで検出された場合には、そのタイミングか
ら9ビツトを経過する前に同期内挿パルスPIFが発生
されるので、この場合にも同期内挿パルスPIFをセレ
クタ6から出力させないため、フリップフロップ10に
よって、その検出タイミングから12ビツトの間はセレ
クタ6を出力禁止状態に設定している。また、この出力
禁止状態を12ビツトに設定しているのは、同期内挿パ
ルスPIFを確実にマスクできるようにするためである
。On the other hand, if the frame synchronization signal FS is detected at a timing later than the center of the prediction function, the synchronization interpolation pulse PIF is generated before 9 bits have elapsed from that timing, so the synchronization also occurs in this case. In order to prevent the selector 6 from outputting the interpolated pulse PIF, the flip-flop 10 sets the selector 6 in an output inhibited state for 12 bits from the detection timing. The reason why this output inhibit state is set to 12 bits is to ensure that the synchronous interpolation pulse PIF can be masked.
なお、上述した実施例ではフレーム同期信号を12ビツ
トのビットパターンから構成していたが、このビットパ
ターンは上述したものに限らない。In the above-described embodiment, the frame synchronization signal is composed of a 12-bit bit pattern, but this bit pattern is not limited to the above-mentioned one.
また、上述したサーチモード予測関数および同期モード
予測関数の内容は、そのフレーム同期信号の内容に対応
したものに適宜選択すればよい。さらに、遅延回路9,
11のビット数もこれに応じて設定すればよい。Further, the contents of the search mode prediction function and the synchronization mode prediction function described above may be appropriately selected to correspond to the contents of the frame synchronization signal. Further, the delay circuit 9,
The number of bits of 11 may also be set accordingly.
[効果]
以上説明したように、本発明によれば、始めは検出窓幅
が大きい状態でフレーム同期を検出し、その同期検出が
成功するとそれ以降は検出窓幅が小さい状態で厳密にフ
レーム同期検出を行なっているので、プリフォーマット
領域からデータ領域の間で回転変動が大きくなった場合
でも、迅速にフレーム同期をとることができるという利
点を得る。また、内挿信号によるフレーム同期検出信号
の出力タイミングと、所定のタイミングでフレーム同期
信号を検出したときのフレーム同期検出信号の出力タイ
ミングを一致させているので、フレーム同期信号を検出
できない状態が連続した場合でも、その直後に適正にあ
られれたフレーム同期信号を確実に検出でき、したがっ
て、一旦フレーム同期を検出した後の同期外れを防止で
きる。[Effects] As explained above, according to the present invention, frame synchronization is initially detected with a large detection window width, and once the synchronization detection is successful, frame synchronization is strictly performed with a small detection window width. Since detection is performed, an advantage is obtained that frame synchronization can be quickly achieved even if rotational fluctuations become large between the preformat area and the data area. In addition, since the output timing of the frame synchronization detection signal by the interpolation signal and the output timing of the frame synchronization detection signal when the frame synchronization signal is detected at a predetermined timing are matched, the state in which the frame synchronization signal cannot be detected is continuous. Even in such a case, it is possible to reliably detect a properly generated frame synchronization signal immediately after that, and therefore, it is possible to prevent out of synchronization once frame synchronization has been detected.
第1図は本発明にかかるデータ記録形式の一例を示した
信号配置図、第2図は本発明の詳細な説明するためのフ
ローチャート、第3図はサーチモード予測関数の一例を
示した信号配置図、第4図は同期モード予測関数の一例
を示した信号配置図、第5図は本発明の一実施例を示し
たブロック図。
第6図(a)〜(1)は第5図に示した装置の動作を説
明するための波形図、第7図(a)は光ディスクの記録
形式の一例を示した信号配置図、同図(b)はセクタ当
りの記録形式の一例を示した信号配置図である。
■・・・シリアル/パラレル変換器、2・・・カウンタ
。
3.5・・・ROM (リード・オンリ・メモリ)、4
・・・加算点。
6・・・セレクタ、 7.15・・・オア回路、8・・
・同期検出回路、9,11・・・遅延回路、 10.1
2・・・フリップフロップ、13・・・インバータ、1
4・・・アンド回路。
代理人 弁理士 紋 1) 誠 トζノ′
第1図
第3図
第4r!lJ
第2図Fig. 1 is a signal arrangement diagram showing an example of a data recording format according to the present invention, Fig. 2 is a flowchart for explaining the invention in detail, and Fig. 3 is a signal arrangement diagram showing an example of a search mode prediction function. 4 is a signal arrangement diagram showing an example of a synchronous mode prediction function, and FIG. 5 is a block diagram showing an embodiment of the present invention. 6(a) to (1) are waveform diagrams for explaining the operation of the apparatus shown in FIG. 5, and FIG. 7(a) is a signal arrangement diagram showing an example of the recording format of an optical disc. (b) is a signal arrangement diagram showing an example of a recording format per sector. ■...Serial/parallel converter, 2...Counter. 3.5...ROM (read only memory), 4
...Additional points. 6...Selector, 7.15...OR circuit, 8...
・Synchronization detection circuit, 9, 11...delay circuit, 10.1
2...Flip-flop, 13...Inverter, 1
4...AND circuit. Agent Patent Attorney Crest 1) Makoto Toζノ' Figure 1 Figure 3 Figure 4r! lJ Figure 2
Claims (1)
回路条件を整合させるためのプリアンプルおよび自己相
関の鋭いパターンのフレーム同期信号で区切られた複数
のデータフレームを配置させてなる記録形式で記録媒体
に記録されたデータからフレーム同期信号を検出するフ
レーム同期検出装置において、上記フレーム同期信号を
検出する検出窓幅が最大の最大検出窓予測関数および上
記フレーム同期信号に対応した最適予測関数の2つの予
測関数を発生するとともに、上記フレーム同期信号の検
出予測タイミングに対応して内挿フラグ信号を発生する
予測関数発生手段と、上記最大検出窓予測関数および最
適予測関数のいずれかを選択する選択手段と、上記記録
媒体から読み出したデータと上記フレーム同期信号の整
合状態を検出する整合フィルタ手段と、上記選択手段の
出力信号と上記整合フィルタ手段の出力信号に基づいて
、上記フレーム同期信号の検出状態を判別するフレーム
同期検出判別手段と、このフレーム同期検出判別手段の
出力を第1の遅延ビット数だけ遅延する第1の遅延手段
と、この第1の遅延手段の出力を第2の遅延ビット数だ
け遅延する第2の遅延手段と、上記フレーム同期検出判
別手段の出力でセットされ上記第2の遅延手段の出力で
リセットされる第1のフリップフロップと、上記第2の
遅延手段の出力でセットされる第2のフリップフロップ
を備え、上記第1の遅延手段の出力信号および上記内挿
フラグ信号をフレーム検出信号として出力するとともに
、上記第1のフリップフロップの出力によって上記選択
手段の信号出力を禁止し、上記第2のフリップフロップ
の出力によって上記選択手段に上記最適予測関数を選択
させることを特徴とするフレーム同期検出装置。Following the preformatted area that marks the beginning of the sector,
A frame that detects a frame synchronization signal from data recorded on a recording medium in a recording format in which multiple data frames are arranged separated by a preamble and a frame synchronization signal with a sharp autocorrelation pattern to match circuit conditions. The synchronization detection device generates two prediction functions, a maximum detection window prediction function with the largest detection window width for detecting the frame synchronization signal, and an optimal prediction function corresponding to the frame synchronization signal, and detects the frame synchronization signal. prediction function generating means for generating an interpolation flag signal in response to prediction timing; selection means for selecting either the maximum detection window prediction function or the optimum prediction function; and data read from the recording medium and frame synchronization. matched filter means for detecting a matching state of signals; frame synchronization detection determining means for determining a detection state of the frame synchronization signal based on the output signal of the selection means and the output signal of the matched filter means; a first delay means for delaying the output of the detection determination means by a first number of delay bits; a second delay means for delaying the output of the first delay means by a second number of delay bits; and the frame synchronization. a first flip-flop set by the output of the detection/discrimination means and reset by the output of the second delay means; and a second flip-flop set by the output of the second delay means; The output signal of the delay means and the interpolation flag signal are outputted as a frame detection signal, and the output of the first flip-flop inhibits the signal output of the selection means, and the output of the second flip-flop inhibits the signal output of the selection means. A frame synchronization detection device, characterized in that the selection means selects the optimal prediction function.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60132895A JPH0664855B2 (en) | 1985-06-20 | 1985-06-20 | Frame synchronization detector |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60132895A JPH0664855B2 (en) | 1985-06-20 | 1985-06-20 | Frame synchronization detector |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61292276A true JPS61292276A (en) | 1986-12-23 |
JPH0664855B2 JPH0664855B2 (en) | 1994-08-22 |
Family
ID=15092058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60132895A Expired - Lifetime JPH0664855B2 (en) | 1985-06-20 | 1985-06-20 | Frame synchronization detector |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0664855B2 (en) |
-
1985
- 1985-06-20 JP JP60132895A patent/JPH0664855B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0664855B2 (en) | 1994-08-22 |
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