JPH07121442A - データ処理システム及び制御方法 - Google Patents

データ処理システム及び制御方法

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JPH07121442A
JPH07121442A JP6183618A JP18361894A JPH07121442A JP H07121442 A JPH07121442 A JP H07121442A JP 6183618 A JP6183618 A JP 6183618A JP 18361894 A JP18361894 A JP 18361894A JP H07121442 A JPH07121442 A JP H07121442A
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cache
line
level cache
level
inclusion
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JP6183618A
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English (en)
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Kimming So
キミング・ソー
Wen-Hann Wang
ウェンーハン・ワン
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International Business Machines Corp
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International Business Machines Corp
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】 【目的】 マルチレベルのキャッシュをもつマルチプロ
セッサにおけるキャッシュを管理するための方法及びシ
ステムを提供する。 【構成】 内包アーキテクチャ及び手順が規定され、Ｌ
２キャッシュがＬ１キャッシュを、主メモリやＩ／Ｏの
読取り／書込み動作等のＬ２における外部からの通信か
ら遮蔽する。基本的内包はＬ１キャッシュからＬ２キャ
ッシュへの特別な通信を排除する一方、Ｌ２におけるＬ
１に関する適切な知識を保持することによりＬ１の無効
化を最小限とする。プロセッサ性能は、通信の減少及び
無効化の低減によって改善される。プロセッサ及びＬ１
キャッシュは、ストアイン方式を実行する。Ｌ２キャッ
シュは、Ｌ２キャッシュのデータ・ラインと関連するＬ
１キャッシュに存在する対応するラインとの間の関係を
キャッシュ・ラインによって示すために内包ビットを利
用する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的にはコンピュー
タのメモリ・アーキテクチャに関する。特に、本発明
は、複数のキャッシュ及びキャッシュ・レベルを含むマ
ルチプロセッサ・アーキテクチャにおける第１のレベル
（Ｌ１）のキャッシュと第２のレベル（Ｌ２）のキャッ
シュとの間のインターフェースを目的とする。
【０００２】
【従来の技術】複数のプロセッサを含み、このようなマ
ルチプロセッサに関連するマルチレベル・キャッシュ・
アーキテクチャを有するコンピュータ・アーキテクチャ
は、近年、特に注目されかつ技術的に成長してきた分野
となっている。有力な研究として、２レベルのキャッシ
ュ階層及び関係するプロトコルを用いて処理するものが
あり、複合的システムのキャッシュ・コヒーレンシィ
（一貫性）の必要性を満足させながら個々のプロセッサ
の性能を最大限とするべくこれらのキャッシュを動作さ
せている。
【０００３】この研究分野においては、マルチレベル内
包(inclusion)特性の研究が特に興味深いことが判明し
た。関連文献である「Multilevel Cache Hierarchies:
Organizations, Protocols and Performance」(Jurnal
of Parallel and Distributed Computing, Vol. 6, pp.
451-476, 1989)では、階層システムの含意（implicati
on）のみでなく、特にマルチレベル内包の含意について
詳細に検討している。内包の多様性、すなわちＬ２キャ
ッシュに記憶されたデータのラインがＬ２キャッシュに
よりサポートされるＬ１キャッシュに記憶されたライン
のスーパセットであるという概念は、分割ディレクトリ
の利用によって簡潔なものとされる。分割ディレクトリ
に関する文献には「Extended L2 Directory for L1 Res
idence Recording」(IBM Technical Disclosure Bullet
in, Vol. 34, No. 8, pp. 130-133, Jan. 1992)があ
る。拡張ディレクトリは、さらに包括的な内包を確保す
る。Ｌ１レベル・キャッシュのメモリ・アクセスのスヌ
ーピング（snooping）を選択的にイネーブルとするため
に内包ビットの利用することは、ヨーロッパ特許出願第
９１３０５４２２．７号に記載されている。いくつかの
文献における設計の大勢的な目的は、「強い内包(stron
g inclusion)」アーキテクチャを規定しかつ利用するこ
とであり、「弱い内包(weak inclusion)」を与えるアー
キテクチャとは対称的である。
【０００４】内包の２つの両極端を検討すると、「弱い
内包」を実施するシステムは、単にＬ２キャッシュと関
連のＬ１キャッシュとの間のスーパセット条件を保持す
るのみである。従って、この手法は、Ｌ２キャッシュに
て検知されるメモリ要求によって探索されるラインをい
ずれかのＬ１キャッシュが有するかをＬ２キャッシュが
信頼性をもって判断するための適切な情報を保持しな
い。それと対称的に、かつ内包のもう一方の極として、
「強い内包」は、Ｌ１の内容及び状態についての包括的
な知識を関連するＬ２に与えることによって、有効であ
ると認知されかつ関連するＬ１キャッシュに記憶された
キャッシュ・ラインに対する要求のみが、Ｌ２から取出
される。
【０００５】弱い内包のアーキテクチャは、Ｌ２キャッ
シュのラインの任意の置換に対して対応するＬ１ライン
の無効化を実行することにより簡単にスーパセット条件
が得られるので、設計容易である。しかしながら、弱い
内包アーキテクチャは、Ｌ２キャッシュに対し、Ｌ１の
内容について極めて少ない情報しか与えない。Ｌ１の無
効化は非常に頻繁に発生し、頻繁な更新割込みが必要と
されるため、プロセッサにとってＬ１の利用性が抑制さ
れてしまう。
【０００６】Ｌ２キャッシュによりもたらされるメモリ
・アクセスの遮蔽（shielding）は、「強い内包」アー
キテクチャの実施により改善される。しかしながらこの
アーキテクチャは、Ｌ２において適切な知識を保持する
ために、Ｌ１キャッシュと関連のＬ２キャッシュとの間
の拡張的な通信を必要とする。よって、強い内包アーキ
テクチャが最適な遮蔽効果を得るにも拘らず、Ｌ２にお
いてＬ１の内容の完全な知識を保持するためにＬ１とＬ
２との間の通信が頻繁となることから、全体的なシステ
ム速度は劣化してしまう。
【０００７】
【発明が解決しようとする課題】従って、Ｌ２キャッシ
ュとサポートされるＬ１キャッシュとの間に好ましくな
い大量の通信を導引することなくＬ２キャッシュによる
合理的な遮蔽を可能とするマルチレベル・キャッシュ・
アーキテクチャが依然として必要とされている。ほとん
どのアーキテクチャでは、Ｌ２キャッシュは、多数のＬ
１キャッシュ及びそれらと関連するプロセッサのために
働かなければならず、その一方で全てのキャッシュ・コ
ヒーレンス要求を満足しなければならない。最後に、レ
ベル間の通信の態様は、オンボードのＬ１キャッシュを
有するがＬ１からＬ２への通信機構をもたない市販のマ
イクロプロセッサに存在する資源と一致すべきである。
【０００８】
【課題を解決するための手段】本発明は、Ｌ１キャッシ
ュとＬ２キャッシュとの間の関係を規定するための「基
本的内包(essential inclusion)」アーキテクチャの利
用を目的としており、このアーキテクチャは、強い内包
により与えられる手法における絶縁を最大限とする一
方、弱い内包による手法における複数のＬ１からＬ２へ
の通信を最小限とする。基本的内包アーキテクチャ及び
関連する方法は、強い内包に匹敵する性能をもたらす一
方、Ｌ１からＬ２への通信は弱い内包に相当する程度で
あることを可能とする。さらに、基本的内包を利用する
マルチプロセッサ・システムは、低コストでかつ市販さ
れているマイクロプロセッサから構築することが可能で
あり、これらのマイクロプロセッサは、強い内包に関係
するＬ１からＬ２への通信資源は含んでいないが、弱い
内包で実施される態様におけるＬ１キャッシュ・ライン
の選択的無効化のための資源は備えている。
【０００９】１つの態様として、本発明はマルチプロセ
ッサの階層的キャッシュ・システムを含み、このシステ
ムは、各々のプロセッサに関係する多数の第１のレベル
のキャッシュと、当該多数の第１のレベルのキャッシュ
に個々に関係しかつ関係する第１のレベルのキャッシュ
のスーパーセットである多数の第２のレベルのキャッシ
ュと、第１のレベルのキャッシュの対応するラインにお
けるデータの存在を示すために第２のレベルのキャッシ
ュ・ラインをマーキングするための手段と、関係する第
１のレベルのキャッシュからのラインで置換されたとき
は第２のレベルのそのキャッシュ・ラインからマーキン
グを選択的に除去するための手段と、第２のレベルのキ
ャッシュのクロス問合せ（cross-interrogations）に応
答してマーキングされた第１のレベルのキャッシュ・ラ
インに選択的に問合せるための手段とから構成される。
別の態様では、本発明は、そのように構成されたシステ
ムを実施するための方法に関する。
【００１０】本発明による階層キャッシュ・システムの
特別な実施例では、個々にそれぞれのプロセッサと関連
する複数の第１のレベルのキャッシュを含み、グループ
化されることによって、複数の第１のレベルのキャッシ
ュが複数の第２のレベルのキャッシュの１つを普通に共
有することができる。第２のレベルのキャッシュ内のデ
ータは、キャッシュ・ラインにより第１のレベルのキャ
ッシュ内のデータのスーパセットである。第１及び第２
のレベルのキャッシュはディレクトリを有し、第２のレ
ベルのキャッシュのディレクトリは、関連する第１のレ
ベルのキャッシュに存在するキャッシュ・ラインを識別
するための基本的な内包ビットを含む。これらのビット
は、第２のレベルのキャッシュ・ラインが第１のレベル
のキャッシュからの対応するラインで置換されるとき、
又は第２のレベルのキャッシュ・ラインが別の第２のレ
ベルのキャッシュに関連する第１のレベルのキャッシュ
の動作により無効化されるとき、選択的に除かれる。第
１のレベルのキャッシュは、有効としてマーキングされ
た状態の第１のレベルのキャッシュにのみ選択的に問合
せるために基本的内包ビットを利用することによって、
第２のレベルのクロス問合せから絶縁される。このシス
テム及び関連する方法は、弱い内包設計の利点すなわち
第１のレベルのキャッシュから第２のレベルのキャッシ
ュへの通信を低減することを可能とし、しかも同時に、
強い内包設計の手法における最小限の無効化による最大
の遮蔽効果を可能とする。解析によって、この基本的内
包技術が弱い内包と強い内包の双方による多くの利点を
提供でき、それでいてそれぞれの欠点を最小とすること
が確かめられた。本発明による以上の及び他の態様は、
後述の詳細な説明により明らかにされるであろう。
【００１１】
【実施例】図１は、本発明に関するマルチプロセッサ・
システムを概略ブロック図により示している。このシス
テムは多数のプロセッサを有しており、これらは一般的
には符号１で示されそして個々にはＰXXとして識別さ
れ、それぞれが一般的に符号２で示されるＬ１キャッシ
ュを備えている。プロセッサとＬ１キャッシュとの組合
せは、ＩＢＭコーポレーションにより製造されるパワー
ＰＣ(PowerPC：商標)６０１マイクロプロセッサ等の市
販のマイクロプロセッサで得られる機能の代表的なもの
である。前述のように、これらの市販のマイクロプロセ
ッサは、強い内包アーキテクチャを実施するために適し
たＬ１からＬ２への通信資源を備えていない。しかしな
がら、各プロセッサはレベル１のキャッシュを備えてい
る。多くの例では、レベル１のキャッシュは実際には２
つの機能的に明確なキャッシュ部分からなっており、一
方はデータ・キャッシュであり他方は命令キャッシュで
ある。本発明は、大体においてデータ・キャッシュに関
係する。図１に示すように、プロセッサ及び関連するＬ
１キャッシュは、一般的に符号３で示されるＬ２キャッ
シュの資源をグループ毎に共有している。
【００１２】異なるＬ２キャッシュにより支援されるプ
ロセッサ間の通信は、相互接続システム４を介して実現
される。このシステムは、バス、スイッチ又はこれらの
組合せとして構築することができる。図１はまた、相互
接続システム４に結合された主メモリ６及びＩ／Ｏプロ
セッサ７が存在することも示している。
【００１３】Ｌ１キャッシュは、周知の方法により、各
々の関連プロセッサのための高速メモリとなる。Ｌ２キ
ャッシュ３は、いくらか遅いキャッシュメモリである
が、例えばＰOO乃至ＰONまでのプロセッサのグループ内
の命令又はデータを共有するための資源を備える。この
配置では、Ｌ２キャッシュはさらに、相互接続システム
４において生じるメモリ・アクセスやＩ／Ｏ通信からの
遮蔽を可能とする。遮蔽の目的は、プロセッサによるそ
れぞれのＬ１キャッシュへのアクセスとの干渉を最小限
とすることである。相互接続システム４からＬ２キャッ
シュを介してのＬ１キャッシュへの問合せは、各プロセ
ッサに対してその各々のＬ１キャッシュへのアクセス・
タイムを共有させてしまうことによってプロセッサの性
能を低下させる。
【００１４】弱い内包遮蔽は、市販の素子においても容
易に実施できる。その場合、Ｌ２キャッシュのスーパセ
ット条件すなわちＬ２キャッシュがそれぞれにサポート
されるＬ１キャッシュ内の全てのラインを含むことが、
Ｌ２内のラインの置換の際にＬ１内の対応するラインを
無効化することにより簡単に実現される。しかしなが
ら、弱い内包アーキテクチャは、大量の無効化処理のた
めにプロセッサのアクセスと命令の実行を遅らせる結
果、しばしばＬ１の失敗を誘引してしまう。これと反対
に、強い内包は、遮蔽を最大限としかつ不必要な無効化
を最小限とするためにＬ２キャッシュにおいてＬ１の内
容の包括的な知識を与えるが、Ｌ１からＬ２への特別で
かつ拡張的な通信を必要とする。
【００１５】内包及び遮蔽の概念について、図２を参照
してさらに詳細に説明する。図２には、Ｌ２キャッシュ
８並びに２つのＬ１レベルのキャッシュ９及び１１が描
かれている。スーパセット条件は、Ｌ２のディレクトリ
１２がＬ１のディレクトリ１３及び１４の中にそれぞれ
ラインを有することを必要とする。この方法により、相
互接続システム４からのアクセスは、ディレクトリ１２
内のアドレスを比較することによりそのアドレスに対応
するデータがＬ２キャッシュ８によりサポートされるＬ
１キャッシュのいずれかに存在するか否かを判断する。
ここで、ディレクトリ・アドレスは、各キャッシュのデ
ータ・アレイ内の対応するデータ位置を指示しており、
かつアドレス情報は選択された状況下においてデータ・
アレイへ転送できることを注記する。
【００１６】弱い内包は、Ｌ２ディレクトリ１２がＬ１
キャッシュ・ディレクトリ１３及び１４内の識別される
ラインのスーパセットを保持することのみを必要とす
る。強い内包は、弱い内包のスーパセット条件に加え
て、Ｌ２ディレクトリがＬ１ディレクトリの内容につい
ての適切な知識をもまた保持することを必要とし、それ
によって相互接続システム４を通して要求されたＬ１キ
ャッシュ・ラインが実際にＬ１キャッシュのデータ・ア
レイの１つに有効なデータとして存在するか否かを確か
めることができる。
【００１７】本発明により提供される基本的内包は、汎
用的な弱い内包及び強い内包の実施における欠点をほぼ
取除く一方、多くの利点を保持するものである。図３に
示すように、１つの態様として基本的内包は、Ｌ２ディ
レクトリ１８の中へ連続する基本的内包ビットを導入す
る。これらのビットは、図３に概略的に示すように、Ｌ
２キャッシュ・アレイ内の特別なデータ・ラインに含ま
れるディレクトリ１９内のタグ・ビット２４及び状態ビ
ット２６のストリングに追加される。よって図３のよう
に、描かれた基本的内包ビット１９（１０１０）は、対
応するデータ・ラインがＬ１レベルのキャッシュＬ１00
及びＬ１02内で有効であることを示す。これらはそれぞ
れ図３の対応するＬ１ディレクトリ内の符号２２及び２
３により識別される。Ｌ２ディレクトリ内の各ライン・
エントリに対して４つの基本的内包ビットがある。一
方、もしＬ２ラインがＬ１ラインのｎ倍の大きさであれ
ば、Ｌ２キャッシュ・ラインに関するＬ２ディレクトリ
内の基本的内包ビットの数は比例して増すことになる。
同様に、基本的内包ビットの数は、Ｌ２キャッシュに関
連するＬ１キャッシュの数に比例して増加する。この拡
張される変化の様子は、１つのＬ２キャッシュが４つの
Ｌ１キャッシュにより共有されかつそのＬ２キャッシュ
内の１つのラインが各Ｌ１キャッシュ内の２つのライン
についてのデータを保持する状況について、図４に描か
れている。
【００１８】図５は、本発明の動作を概略的に示してい
る。プロセッサＬ１の対、２７と２８及び２９と３１の
記憶方式は、汎用的なストアイン(store-in)方式（又は
「ライトバック(write-back)」方式とも呼ばれる）であ
る。この方式に従い、キャッシュの失敗のために変更さ
れた（汚損された）Ｌ１キャッシュ内のラインの置換が
必要となる時点まで、プロセッサはその各々のＬ１キャ
ッシュとのみ相互動作する。そのような時点において、
ストアイン方式は、Ｌ１キャッシュ内のそのラインのア
ドレス及びデータがＬ１キャッシュ２８及び３１からＬ
２キャッシュ３２へ送られるようにする。Ｌ２キャッシ
ュがない場合には、ストアイン方式はシステム・メモリ
により相当する動作を行うことになる。
【００１９】このようなプロセッサとＬ１キャッシュの
方式の概念において、 本発明は基本的内包ビットの利
用を導入する。これにより、Ｌ２キャッシュ３２内の内
包ビットに関するキャッシュ・ラインが（「１」に）セ
ットされて、対応するラインがメモリ３３からＬ１キャ
ッシュ２８又は３１へロードされるときにデータ・ライ
ンをマーキングする。このラインのロードはＬ２キャッ
シュ３２を介しているので、このラインはＬ２キャッシ
ュへもロードされる。その後、Ｌ２キャッシュ３２内の
基本的内包ビットは、２つの状況のいずれかの下で
（「０」に）リセットされる。第１の状況は、Ｌ２ライ
ンが置換された場合に、メモリ３３への「汚損された」
ラインの書戻しを含む記憶動作によりＬ１キャッシュ２
８又は３１からマーキングが取除かれるものである。こ
の動作は、ストアイン方式のＬ１キャッシュにおける汎
用的なメモリ更新に相当する。第２の状況は、基本的内
包ビットに対応するラインが同じＬ２キャッシュに関連
する他のＬ１キャッシュの１つにより無効化されたとき
に、この基本的内包ビットが（「０」に）リセットされ
るものである。
【００２０】ここで、Ｌ２キャッシュ３２は、Ｌ２ライ
ンが有効である状態を常に所有するわけではないことを
注記する。例えば、プロセッサ２７によるＬ１キャッシ
ュ２８内のラインへの変更に関する情報が、即座にＬ２
キャッシュ３２へ送られない場合がある。これは、Ｌ２
キャッシュ・レベルにおけるＬ１状態の完全な知識を必
要とする強い内包の実施とは対称的である。
【００２１】プロセッサ２７及びＬ１キャッシュ２８
は、相互接続システム４上のクロス問合せから継続的に
遮蔽される。相互接続問合せによって発生したＬ２キャ
ッシュの失敗により、更なるＬ１評価が不要であること
を確認する。Ｌ２キャッシュのクロス問合せの間、基本
的内包ビットに関するラインにより識別されるＬ１キャ
ッシュのみが、データ状態及び内容についてさらに問合
せを受けることを必要とする。さらに、基本的内包ビッ
トにより識別されるＬ１キャッシュのみが、Ｌ２ライン
が置換されたとき、例えばＬ１キャッシュ記憶動作を通
してライン無効化を通知される必要がある。最後に、通
常強い内包に関連するＬ１キャッシュからＬ２キャッシ
ュへの通信がないことにより、マルチレベル・キャッシ
ュを備えたマルチプロセッサ・システムの構築において
オンボードＬ１キャッシュ・システムをもつ汎用的なマ
イクロプロセッサの利用が可能となる。
【００２２】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２３】（１）データのラインに対してストアイン
方式を用いる各々のプロセッサとそれぞれ関連する複数
の第１のレベルのキャッシュと、前記第１のレベルのキ
ャッシュとそれぞれ関連し、該関連する第１のレベルの
キャッシュに記憶された前記データのラインのスーパセ
ットを記憶する複数の第２のレベルのキャッシュと、第
２のレベルのキャッシュ・ラインが関連する第１のレベ
ルのキャッシュへロードされたときに該第２のレベルの
キャッシュ・ラインをマーキングし、かつ該ラインが関
連する第１のレベルのキャッシュからのラインで置換さ
れたときは該第２のレベルのキャッシュ・ラインから該
マーキングを取除くための手段と、第２のレベルのキャ
ッシュの対応するラインの問合せに応答してマーキング
されたラインをもつ第１のレベルのキャッシュを選択的
に問合せるための手段とを有するデータ処理システム。 （２）関連する第１のレベルのキャッシュによる対応す
るラインの無効化に応答して第２のレベルのキャッシュ
・ラインからマーキングを選択的に取除くための手段を
有する上記（１）に記載のデータ処理システム。 （３）関連する第２のレベルのキャッシュの対応するラ
インの置換に応答して第１のレベルのキャッシュ・ライ
ンを選択的に無効化するための手段を有する上記（２）
に記載のデータ処理システム。 （４）前記マーキングが、キャッシュ・ライン・アドレ
スによるものである上記（３）に記載のデータ処理シス
テム。 （５）前記マーキングが、内包(inclusion)ビットによ
るものである上記（４）に記載のデータ処理システム。 （６）前記マーキングが、第２のレベルのキャッシュの
ディレクトリ内でされる上記（５）に記載のデータ処理
システム。 （７）データのラインに対してストアイン方式を用いる
各々のプロセッサとそれぞれ関連する複数の第１のレベ
ルのキャッシュと、前記第１のレベルのキャッシュとそ
れぞれ関連しかつ該関連する第１のレベルのキャッシュ
に記憶された前記データのラインのスーパセットを記憶
する複数の第２のレベルのキャッシュとを有するマルチ
プロセッサの階層キャッシュ・システムを制御するため
の方法であって、関連する第１のレベルのキャッシュに
対応するラインをロードするとき第２のレベルのキャッ
シュ・ラインをマーキングするステップと、前記第２の
レベルのキャッシュ・ラインが関連する第１のレベルの
キャッシュからのラインで置換されたときは該第２のレ
ベルのキャッシュ・ラインからマーキングを選択的に取
除くステップと、第２のレベルのキャッシュの対応する
ラインの問合せに応答してマーキングされたラインをも
つ第１のレベルのキャッシュに選択的に問合せるステッ
プとを有するマルチプロセッサの階層キャッシュ・シス
テムを制御するための方法。 （８）関連する第１のレベルのキャッシュによる対応す
るラインの無効化に応答して第２のレベルのキャッシュ
・ラインからマーキングを選択的に取除くステップを有
する上記（７）に記載の方法。 （９）前記関連する第２のレベルのキャッシュの対応す
るラインの置換に応答して第１のレベルのキャッシュ・
ラインを選択的に無効化するステップを有する上記
（８）に記載の方法。 （１０）キャッシュ・ライン・アドレスにより前記第２
のレベルのキャッシュ内のマーキングをグループ化する
ステップを有する上記（９）に記載の方法。 （１１）前記マーキングが、内包ビットによるものであ
る上記（１０）に記載の方法。 （１２）前記マーキングが、前記第２のレベルのキャッ
シュのキャッシュ・ディレクトリ内にされる上記（１
１）に記載の方法。
【００２４】
【発明の効果】強い内包、弱い内包及び基本的内包によ
る性能の相対的比較により、システム設計アーキテクチ
ャ及び動作の方法としての基本的内包の有効性を確認す
る。実施例では、２つのＬ１キャッシュが１つのＬ２キ
ャッシュを共有し、それぞれのヒット率はＬ１について
は９５％、Ｌ２については９８％である。プロセッサに
よる各Ｌ１への１００回のアクセス毎に、Ｌ２への外部
クロス問合せがあると考えられる。さらに、Ｌ２にヒッ
トする各クロス問合せについて、Ｌ１へ通す必要のある
ものは６０％の確率とされている。データ・ラインの１
０％は初期に双方のＬ１キャッシュへ記憶されるが、そ
れらの５％は双方のＬ１キャッシュないに留まる。最後
に、Ｌ１置換の３５％は、汚損された置換である。この
ようなパラメタの考え方において、そして１００万回の
Ｌ１アクセスについて、Ｌ２からＬ１への無効化の回数
はそれぞれ以下のようになった。
【００２５】弱い内包 ・・・６００，０００回 強い内包 ・・・１８９，０００回 基本的内包・・・２０９，５００回
【００２６】さらに、これらのパラメタの下でのＬ１か
らＬ２への必要とされる通信の回数は、以下のようにな
った。 弱い内包 ・・・１７５，０００回 強い内包 ・・・５００，０００回 基本的内包・・・１７５，５００回
【００２７】基本的内包が、強い内包とほぼ同じ無効化
回数を示しながら、弱い内包と実質的に同じ通信回数を
示したことを注記する。双方の回数の目標は、これらの
計数を最小限とすることである。先ず第１に、これらの
有望な結果が、Ｌ２キャッシュにおいて全ての有効なＬ
１内容の完全な複写を保持できるような特別な通信のた
めの資源を備えていない汎用的なマイクロプロセッサ設
計を用いるシステム・アーキテクチャによって実現され
ることを理解されたい。
【００２８】図６の別の実施例は、Ｌ２キャッシュの基
本的内包ビットがタグと状態のディレクトリに記憶され
る必要がないことを示している。これらのビットは、別
々ではあるがリンクされたディレクトリに保有されても
よい。このようなフレキシビリティがあることから、基
本的内包アーキテクチャと動作方法とを、図６の基本的
内包ディレクトリ３４等の補足的なディレクトリを追加
することにより既存の設計と一体化させることができ
る。
【図面の簡単な説明】
【図１】マルチプロセッサ、マルチレベル・キャッシュ
・コンピュータ・システムの概略ブロック図である。
【図２】Ｌ２キャッシュとマルチプルＬ１キャッシュと
の間の相互キャッシュ通信を示す概略ブロック図であ
る。
【図３】Ｌ２キャッシュ・ディレクトリ内の基本的内包
ビットの配置を示す概略ブロック図である。
【図４】異なるＬ１とＬ２のライン・サイズをもつ基本
的内包ビットの利用を概略的に示したものである。
【図５】基本的内包の実施に関連するビットのセット及
びリセットを概略的に示したものである。
【図６】分離したディレクトリをもつ内包ビットの利用
を概略的に示したものである。
【符号の説明】
１ プロセッサ ２ Ｌ１キャッシュ ３ Ｌ２キャッシュ ４ 相互接続システム ６ 主メモリ ７ Ｉ／Ｏプロセッサ
フロントページの続き (72)発明者 ウェンーハン・ワン アメリカ合衆国97225、オレゴン州、ポー トランド、サウス・ウェスト・ビューモン ト・ドライブ 745

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】データのラインに対してストアイン方式を
    用いる各々のプロセッサとそれぞれ関連する複数の第１
    のレベルのキャッシュと、 前記第１のレベルのキャッシュとそれぞれ関連し、該関
    連する第１のレベルのキャッシュに記憶された前記デー
    タのラインのスーパセットを記憶する複数の第２のレベ
    ルのキャッシュと、 第２のレベルのキャッシュ・ラインが関連する第１のレ
    ベルのキャッシュへロードされたときに該第２のレベル
    のキャッシュ・ラインをマーキングし、かつ該ラインが
    関連する第１のレベルのキャッシュからのラインで置換
    されたときは該第２のレベルのキャッシュ・ラインから
    該マーキングを取除くための手段と、 第２のレベルのキャッシュの対応するラインの問合せに
    応答してマーキングされたラインをもつ第１のレベルの
    キャッシュを選択的に問合せるための手段とを有するデ
    ータ処理システム。
  2. 【請求項２】関連する第１のレベルのキャッシュによる
    対応するラインの無効化に応答して第２のレベルのキャ
    ッシュ・ラインからマーキングを選択的に取除くための
    手段を有する請求項１に記載のデータ処理システム。
  3. 【請求項３】関連する第２のレベルのキャッシュの対応
    するラインの置換に応答して第１のレベルのキャッシュ
    ・ラインを選択的に無効化するための手段を有する請求
    項２に記載のデータ処理システム。
  4. 【請求項４】前記マーキングが、キャッシュ・ライン・
    アドレスによるものである請求項３に記載のデータ処理
    システム。
  5. 【請求項５】前記マーキングが、内包(inclusion)ビッ
    トによるものである請求項４に記載のデータ処理システ
    ム。
  6. 【請求項６】前記マーキングが、第２のレベルのキャッ
    シュのディレクトリ内でされる請求項５に記載のデータ
    処理システム。
  7. 【請求項７】データのラインに対してストアイン方式を
    用いる各々のプロセッサとそれぞれ関連する複数の第１
    のレベルのキャッシュと、前記第１のレベルのキャッシ
    ュとそれぞれ関連しかつ該関連する第１のレベルのキャ
    ッシュに記憶された前記データのラインのスーパセット
    を記憶する複数の第２のレベルのキャッシュとを有する
    マルチプロセッサの階層キャッシュ・システムを制御す
    るための方法であって、 関連する第１のレベルのキャッシュに対応するラインを
    ロードするとき第２のレベルのキャッシュ・ラインをマ
    ーキングするステップと、 前記第２のレベルのキャッシュ・ラインが関連する第１
    のレベルのキャッシュからのラインで置換されたときは
    該第２のレベルのキャッシュ・ラインからマーキングを
    選択的に取除くステップと、 第２のレベルのキャッシュの対応するラインの問合せに
    応答してマーキングされたラインをもつ第１のレベルの
    キャッシュに選択的に問合せるステップとを有するマル
    チプロセッサの階層キャッシュ・システムを制御するた
    めの方法。
  8. 【請求項８】関連する第１のレベルのキャッシュによる
    対応するラインの無効化に応答して第２のレベルのキャ
    ッシュ・ラインからマーキングを選択的に取除くステッ
    プを有する請求項７に記載の方法。
  9. 【請求項９】前記関連する第２のレベルのキャッシュの
    対応するラインの置換に応答して第１のレベルのキャッ
    シュ・ラインを選択的に無効化するステップを有する請
    求項８に記載の方法。
  10. 【請求項１０】キャッシュ・ライン・アドレスにより前
    記第２のレベルのキャッシュ内のマーキングをグループ
    化するステップを有する請求項９に記載の方法。
  11. 【請求項１１】前記マーキングが、内包ビットによるも
    のである請求項１０に記載の方法。
  12. 【請求項１２】前記マーキングが、前記第２のレベルの
    キャッシュのキャッシュ・ディレクトリ内にされる請求
    項１１に記載の方法。
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