JPS61290550A - Hierarchical storage control system - Google Patents
Hierarchical storage control systemInfo
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- JPS61290550A JPS61290550A JP60131792A JP13179285A JPS61290550A JP S61290550 A JPS61290550 A JP S61290550A JP 60131792 A JP60131792 A JP 60131792A JP 13179285 A JP13179285 A JP 13179285A JP S61290550 A JPS61290550 A JP S61290550A
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、階層記憶の制御に係り、特に当該メモリと下
位メモリとの間のストア制御としてストアイン方式を採
用する階層記憶制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to the control of hierarchical storage, and particularly to a hierarchical storage control method that employs a store-in method for store control between the memory concerned and lower memory.
従来、高速の演算処理装置と低速・大容量のメインメモ
リ（以下ＭＳと称する）とのスピード差を埋める方法と
して、特開昭４８−３Ｂ０５６号公報に記載のように、
高速・小容量のバクファメモリ（以下ＢＳと称する）を
演算処理装置内に設け２階層メモリ装置とする方法が実
用化されている。Conventionally, as a method to bridge the speed difference between a high-speed arithmetic processing device and a low-speed, large-capacity main memory (hereinafter referred to as MS), as described in Japanese Patent Application Laid-Open No. 48-3B056,
A method has been put into practical use in which a high-speed, small-capacity buffer memory (hereinafter referred to as BS) is provided in an arithmetic processing unit to form a two-layer memory device.
近年、半導体技術の進・歩により演算処理装置とＢＳは
年々高速化される一方で、ＭＳのスピードは大容量・低
価格を要求されるためにほとんど改善されず、両者のス
ピードギャップは拡大しＭＳのスピードが障害となり性
能向上が難しくなっている。In recent years, with advances in semiconductor technology, arithmetic processing units and BS have become faster each year, but the speed of MS has hardly improved due to the demand for large capacity and low price, and the speed gap between the two is widening. The speed of MS has become an obstacle, making it difficult to improve performance.
この改警策として、前記公知例で示したようなりＳとＭ
Ｓとの間に、新たに中途・中容量のワークメモリ（以下
ＷＳと称す）を設け、レベルｔをＢｌレベル２ｔｔＷｓ
、、および、レベル３をＭＳとする３階層メモリ装置に
する方法がある。As a security measure, as shown in the above-mentioned known example, S and M
A new intermediate/medium capacity work memory (hereinafter referred to as WS) is installed between S and S, and level t is changed to Bl level 2ttWs.
, , and a method of creating a three-layer memory device in which level 3 is the MS.
ここで、一般にあるレベルのデータが更新されるとそれ
より下位のレベルの当該データを直ちに更新することを
「ストアスルー」方式と呼び、下位レベルに当該データ
を戻す際に更新することを「ストアイン方式と呼ぶ。In general, when data at a certain level is updated, the corresponding data at a lower level is immediately updated, which is called the "store-through" method, and updating when returning the data to a lower level is called the "store-through" method. This is called the in-method.
Ｂ ５−Ｍ５ｌ司、 Ｂ ５−ＷＳ間またはＷＳ −Ｍ
Ｓ間をストアイン方式で制御する場合、当該メモリに所
望のデータがなかった場合、同一レベルの他のメモリ（
他のＢＳまたは他のＷＳ）に最新データが存在する可能
性がある。従ってこの場合、当該メモリから下位レベル
のメモリに対して当該データの読出し要求を発行すると
ともに、同一レベルの他のメモリに問合せを行って、当
該データの最新データが存在するか否かを調べ、最新デ
ータが存在する場合には、当該メモリはこの最新データ
を取り込む必要があるとともに、下位レベルのメモリ中
の当該データをこの最新データで置換しなければならな
い。B 5-M5l, B 5-WS or WS-M
When controlling the S memory using the store-in method, if the desired data is not in the memory, another memory at the same level (
The latest data may exist in other BSs or other WSs. Therefore, in this case, a request to read the data is issued from the memory to the memory at the lower level, and at the same time, queries are made to other memories at the same level to check whether the latest data of the data exists. If the latest data is present, the memory must capture this latest data and replace the data in the lower level memory with this latest data.
このようにして、ＢＳ→ＭＳ（、ＷＳ）→ＢＳまたはＷ
ｓ−＋ＭＳ−ｗｓのような最新データの転送と各メモリ
への書込みを以下バイパス動作と称する。In this way, BS→MS(,WS)→BS or W
Transfer of the latest data such as s-+MS-ws and writing to each memory will be referred to as a bypass operation hereinafter.
本発明の目的は、上記のようなストアイン制御方式の階
層記憶において、バイパス動作を効率よく行うことにあ
る。An object of the present invention is to efficiently perform a bypass operation in the store-in control type hierarchical storage as described above.
本発明は、同一レベルの複数個の第１メモリと該第１メ
モリに共通に接続される下位レベルの第２メモリとが階
層記憶を構成し、第１メモリから第２メモリへのストア
がストアイン方式に基づいて制御される階層記憶制御方
式を前提とする。In the present invention, a plurality of first memories at the same level and a second memory at a lower level commonly connected to the first memories constitute a hierarchical memory, and a store from the first memory to a second memory is a store. The premise is a hierarchical storage control method that is controlled based on the In method.
本発明はこのような方式において、要求されたデータが
第１メモリの１つに存在しないとき該第１メモリは第２
メモリに対し°て当該データの読出し要求を発行して第
２メモリから当該、データを読出さしめるとともに他の
第１メモリに該データの更新されたものが存在するかお
うか調べさせ、該更新されたデータが存在する場合に第
２のメモリは他の第１メモリから転送されてきた該更新
データを読出しデータと入替えて要求元の第１メモリに
転送する動作と第２のメモリ自身に書込む動作とを独立
に制御し、かつ該データの入替が完了したとき要求元の
第１メモリから送られる転送許可信号を受けるまで要求
の第１メモリへのデータ転送を保留するよう構成された
階層記憶制御方式を特徴とする。In such a manner, the invention provides that when the requested data is not present in one of the first memories, said first memory is
Issue a read request for the data to the memory to read the data from the second memory, and check whether updated data exists in another first memory; If the updated data exists, the second memory replaces the updated data transferred from another first memory with the read data and transfers it to the requesting first memory, and writes it to the second memory itself. a hierarchical memory configured to independently control the operation and to suspend the requested data transfer to the first memory until receiving a transfer permission signal sent from the requesting first memory when the data replacement is completed; It is characterized by a control method.
以下、本発明の−・実施例について図面を用いて説明す
る。Embodiments of the present invention will be described below with reference to the drawings.
第１図は、本実施側の全体のブロック図であり、Ｏ〜３
は演算処理装置（以下ＩＰＯ〜５という）であり、４−
０〜４−３はＩＰＯ〜３のそれぞれのバッファメモリ（
以下Ｂ５４−Ｑ〜４−３という）であり、５−０〜５−
３はＢ５４−０〜４−３に収容されたデータのアドレス
を格納しているバッファアドレスアレイ（以下ＢＡＡ５
−Ｑ〜５−３という）である。６−０および６−１はＩ
ＰＯとＩＰｌ 、ＩＦ５とＩＦ５のそれぞれの組が共有
するワークメモリ（以下ＷＳ６−０．６−１）であり、
７−０．７−１はＷＳ６−０．６−１それぞれの制御回
路（以下ＷＳＣ７−０，７−１という）である。１７は
ＷＳ６−０，６−１が共有するメインメモリ（以下ＭＳ
という）である。１８〜２４は前記ユニットを第１図の
如く接続するインタフェースケーブル（以下ＣＢ１８〜
２４という）である。Figure 1 is an overall block diagram of this implementation side, and O~3
is an arithmetic processing unit (hereinafter referred to as IPO~5), and 4-
0 to 4-3 are the respective buffer memories of IPO to 3 (
(hereinafter referred to as B54-Q~4-3), and 5-0~5-
3 is a buffer address array (hereinafter referred to as BAA5) that stores the addresses of data accommodated in B54-0 to B54-4-3.
-Q~5-3). 6-0 and 6-1 are I
It is a work memory (hereinafter referred to as WS6-0.6-1) shared by each pair of PO and IPl and IF5 and IF5,
7-0.7-1 is a control circuit for each of the WS6-0.6-1 (hereinafter referred to as WSC7-0, 7-1). 17 is the main memory (hereinafter MS) shared by WS6-0 and WS6-1.
). 18 to 24 are interface cables (hereinafter referred to as CB18 to CB18) that connect the units as shown in Figure 1.
24).
以上を構成要素とし、このうちＢＳ（以下個別のＢＳを
意識せずＢＳ全体をいうときには符号を省略する。）を
レベル１．ｗｓをレベル２゜ＭＳをレベル３とする３階
層から成る多重階層メモリ装置を構成する。以下の実施
例の説明では、ＢＳ−ＷＳ間はストアスル一方式で制御
され、ＷＳ−ＭＳ間はストア、イン方式で制御されるも
のとする。ここで、ＣＢ１８−２１とＣＢ２３゜２４は
太い実線で示しＣＢ２２のみ細い実線で示したのは、前
者はデータ線と制御線から成るのに対し、後者は制御線
のみから成ることを区別するためである。The above are the constituent elements, and among these, BS (hereinafter, when referring to the entire BS without considering individual BS, the reference numeral will be omitted) is level 1. A multi-layer memory device is constituted of three layers in which ws is at level 2 degrees and MS is at level 3. In the following description of the embodiment, it is assumed that the BS-WS is controlled using a store-through method, and the WS-MS is controlled using a store-in method. Here, CB18-21 and CB23°24 are shown as thick solid lines, and only CB22 is shown as a thin solid line to distinguish that the former consists of data lines and control lines, while the latter consists of only control lines. It is.
次に本実施例で示すメモリ間のデータの一致保証につい
て説明する。データの一致保証はＢ５−Ｂ５間、ＢＳ−
ＷＳ間、ｗｓ−ｗｓ間、ＷＳ−ＭＳ間における一致保証
に分けられる。Next, the guarantee of data consistency between memories shown in this embodiment will be explained. Data consistency is guaranteed between B5-B5, BS-
It is divided into consistency guarantee between WS, between WS and WS, and between WS and MS.
第２図はＢ ５−ＷＳ間をストアスル一方式で制御する
場合のＢ５−Ｂ５．ＢＳ−ＷＳ間の一致保証回路を示し
ている。第２図はＷＳｅ２−０の一部をさらに詳細に示
しており、２５．２６はフロントアドレスアレイ（以下
Ｆ Ａ Ａ ２５．２６という。）、２７は判定回路、
２８はワークアドレスアレイ（以下ＷＡＡ２８という。FIG. 2 shows B5-B5. A match guarantee circuit between BS and WS is shown. FIG. 2 shows a part of WSe2-0 in more detail, 25.26 is a front address array (hereinafter referred to as FAA 25.26), 27 is a determination circuit,
28 is a work address array (hereinafter referred to as WAA 28).
）である。).
ここで、ＦＡＡ２５とＦＡＡ２６はＢＡＡ５−０とＢＡ
Ａ５−１の内容を写したものであり、ＷＡＡ２８−０は
ＷＳ ６−０に収容されるデータのアドレスを格納して
いる。第１図に示すＩＰＯでストア要求が発生すると、
ＢＡＡ５−０が検索され、その結果ストアされるべきデ
ータのアドレスがあればＢ５４−０にストアし、なけれ
ばストアしない。次にストア・スル一方式であるので、
ＷＳ６−０にはＢ５４−０の有無にかかわらずこのデー
タがストアされる。ＷＳｅ２−〇はＷＡＡ２８−０を検
索し、当該アドレスがあれば無条件でＷＳにストアし、
なければＭＳより当該アドレスデータを読出してからス
トアするがＭＳよりの読出しについては後述する。Here, FAA25 and FAA26 are BAA5-0 and BA
This is a copy of the contents of A5-1, and WAA 28-0 stores the address of data accommodated in WS 6-0. When a store request occurs in the IPO shown in Figure 1,
BAA5-0 is searched, and if there is an address of data to be stored, it is stored in B54-0, otherwise it is not stored. Next, since it is a one-way store and through system,
This data is stored in WS6-0 regardless of the presence or absence of B54-0. WSe2-0 searches for WAA28-0, and if it finds the address, stores it in the WS unconditionally,
If not, the address data is read from the MS and then stored, but reading from the MS will be described later.
この状態で、ＢＳ′ｙ−１にも当該アドレスのデータが
存在していれば、ＢｓＶ−１の内容は古くなっており、
Ｂ５４−０とＷＳ６−０は一致しているが、Ｂ５４−１
とＢ５４−０．ＷＳ６−０とは不一致である。次に、Ｆ
ＡＡ ２６を検索し、当該アドレスがＢ５４−１に存在
するか否かを調べ、存在すれば、ＦＡＡ２６の当該アド
レスをキャンセルするとともに、ＣＢ１９でＢＡＡ５−
１ 、Ｂ５４−１の当該アドレスをキャンセルする。こ
の状態で、ＩＰｌはＢ５４−１内の当該アドレスのデー
タが使えなくなり、使うとすればＷＳ６−０より読出す
ことになり、Ｂ５４−Ｏ−ＢＳ４−１間、Ｂ５４−Ｏ−
ＷＳ６−０間、Ｂ５４−１−ＷＳ６−０間の一致を保証
する。In this state, if data at the corresponding address also exists on BS'y-1, the contents of BsV-1 are outdated.
B54-0 and WS6-0 are the same, but B54-1
and B54-0. This is inconsistent with WS6-0. Next, F
Search AA 26 and check whether the address exists in B54-1. If it exists, cancel the address in FAA 26 and cancel BAA5-1 in CB19.
1, cancel the corresponding address of B54-1. In this state, IPl cannot use the data at the address in B54-1, and if it is to be used, it must be read from WS6-0, and between B54-O-BS4-1, B54-O-
Matching between WS6-0 and between B54-1 and WS6-0 is guaranteed.
Ｂ５４−２．４−３とＷＳ６−１の間についても、同様
に考えれば一致保証ができる。また、データの読出し動
作の場合は、Ｂ Ｓ ４− ｏとＢ５４−１で不一致が
生じないので、Ｂ Ｓ ４−０゜ＷＳ６−０の順に検索
しＷＳ ６−０にも無ければＭＳより続出す。Ｗｓｔｓ
−１；ｌＡも第２図に示すＷ Ｓ ６−０系と同様であ
る。Concordance can be guaranteed between B54-2.4-3 and WS6-1 by thinking in the same way. In addition, in the case of a data read operation, since there is no mismatch between BS 4-0 and B54-1, the search is performed in the order of BS 4-0 and WS 6-0, and if it is not found in WS 6-0, it is continued from MS. vinegar. Wsts
-1;lA is also the same as that of the W S 6-0 series shown in FIG.
前述の例、で、Ｂ５４−０にもＷＳ６−０にも当該デー
タがなかった場合に単にＭＳより読出すと表現したが、
実はＷＳ−ＭＳ間はストアイン方式のためＷＳ６−１に
最新データが存在する可能性が有る。そのため、ＷＳｅ
２−０には第３図に示すメモリ構成のテーブルを持ちＷ
Ｓ間の間合せ制御を行っている。In the above example, it was expressed that if the relevant data was not present in either B54-0 or WS6-0, it would simply be read from the MS.
Actually, since there is a store-in method between WS and MS, there is a possibility that the latest data exists in WS6-1. Therefore, WSe
2-0 has a table with the memory configuration shown in Figure 3.
The timing control between S and S is performed.
第３図において、３１はアドレスレジスタであり、ＩＰ
ｏのアクセス要求のあったアドレスを格納しており、下
位ビットはＷＡＡ２Ｂ−０のカラムアドレスを示し、上
位ビットがエントリとして登録される。５２−０はイク
スクルーシ１とＷＳ６−１に存在する可能性があるかな
いかを示し、°１′であればその可能性がなく（排他＞
、ｅ Ｏ＋であればその可能性が有ることを示す。３
３−０はチェンジビットアレイ（ＣＢＡ３３−０）であ
り、ＷＡＡ２８−０エントリ毎にストアしたか否かの情
報をもち、ストアした場合に、°１′を書込む。３４は
比較器であり、ＷＡＡ２Ｂ−０に登録されたエントリー
とアドレスレジスタ３１の上位ビットを比較し、当該ア
ドレスがＷＳ６−０に有るか否かを判断し、有れば′１
′を出力する。ここで、ＷＡＡ２８−０゜ＥＸＡ５２−
０ 、ＣＢＡｊ３−０は共に４０−構成としたが、ロー
数は任意であり、また、ＷＳｅ２−１には同様にＷＡＡ
２８−１ 、ＥＸＡ３２−１．ＣＢＡ３３−１が有る。In FIG. 3, 31 is an address register;
It stores the address for which access was requested by o, the lower bit indicates the column address of WAA2B-0, and the upper bit is registered as an entry. 52-0 indicates whether or not there is a possibility that exclusive 1 and WS6-1 exist, and if it is °1', there is no possibility (exclusive>
, e O+ indicates that there is a possibility. 3
3-0 is a change bit array (CBA33-0), which has information as to whether or not it has been stored for each WAA28-0 entry, and when it has been stored, 01' is written therein. 34 is a comparator, which compares the entry registered in WAA2B-0 with the upper bit of the address register 31, determines whether or not the address exists in WS6-0, and if it exists, returns '1'.
′ is output. Here, WAA28-0°EXA52-
0 and CBAj3-0 both have a 40-configuration, but the number of rows is arbitrary, and WSe2-1 also has a WAA
28-1, EXA32-1. There is CBA33-1.
第４図は、Ｂ５４−０にもＷＳ６−ＱＣも当該アドレス
のデータが存在しなかった場合の各レベルのメモリ間の
制御を示す。■は第１図のＢＡＡ５−０を検索した結果
、Ｂ５４−０になかった（ＮＩＢＳ：ノット・イン・Ｂ
Ｓ）ことを示し、■でＷＳ６−０に間合せ、ストアの場
合は書込みデータも送る。■は、第３図に示すＷＡＡ２
８−０を検索した結果、比較器３４から′０゛が出力さ
れＷＳ６−０になかった（ＮｉＷＳ：ノット・インＷＳ
）ことを示す。FIG. 4 shows control between memories at each level when data at the address does not exist in either B54-0 or WS6-QC. As a result of searching for BAA5-0 in Figure 1, ■ was not found in B54-0 (NIBS: Not in B
S), and in the case of a store, the write data is also sent. ■ is WAA2 shown in Figure 3.
As a result of searching for 8-0, '0'' was output from the comparator 34 and it was not in WS6-0 (NiWS: Not in WS).
).
Ｎ１ｗ５を検出すると、ＷＳ６−０は■でＭｇＩ７に当
該データの読出しを要求すると同時に、■でＷＳ６−１
に当該データのアドレスを送り、最新データの有無を検
証する。ＷＳ０７−１は第３図と同様にアドレスレジス
タとＷＡＡ２８−１ 、ＥＸＡ５２−１ 、ＣＢＡ５５
−１と比較器をもち％ＷＳ６−０より送られたアドレス
はこのアドレスレジスタに格納され、Ｗ Ａ Ａ ２８
−１ 。Upon detecting N1w5, WS6-0 requests MgI7 to read the data at ■, and at the same time requests WS6-1 at ■
Send the address of the data to , and verify whether the latest data is available. WS07-1 has an address register, WAA28-1, EXA52-1, CBA55 as in Figure 3.
-1 and a comparator, the address sent from %WS6-0 is stored in this address register, W A A 28
-1.
ＥＸＡ３２−１．ＣＢＡ５３−１の検索シーケンスが起
動される。検索結果は８通り考えられるが、この内、Ｗ
Ｓ６−ｔまたはＢ５４−１に最ＷＳ；インＷＳ）ことを
示し、Ｅ Ｘ Ａ ３２−１のＥＸビット−１でありＷ
Ｓ ６−０には当該データが無いことを示し、かつ、Ｃ
Ｂ Ａ ３５−１のＣビット−１でありＷＳ６−１で当
該データが更新されたことを示しているケースのみであ
る。残る７つのナースはＭＳ内の当該データが最新であ
り、■の要求でＭＳより読出したデータがＷＳ６−０に
送られる。０の状態を検出すると、ＷＳ６−１はののバ
イパス動作を起動しＭＳに最新データを転送し、同時に
以下のデータ転送によりＷＳｓ−１，ＭＳ 、ＷＳ６−
０の一致保証が可能となるのでＥＸピッ）−０，Ｃビッ
ト−〇にする。また、■でバイパス動作を起動したこと
をＷＳ６−０に報告する。ＭＳは■の要求で読出した旧
データの代りにこのバイパスデータを読出しデータとし
て■でＷＳ６−０に送り出し、同時に、［株］でＭＳ自
身、当該アドレスにストアしデータを最新にする。■で
ＭＳから送られたデータはＷＳ ６−０にストアされる
が、工ＰＯの要求が読出し要求であればこのストアした
データを■でＢ５４−０へ転送し、要求がストアであれ
ばこのストアしたデータに更にＩＰＯからのデータをス
トアする。EXA32-1. A search sequence for CBA 53-1 is activated. There are eight possible search results, among which W
S6-t or B54-1 indicates the highest WS; in WS), and the EX bit of EXA 32-1 is -1 and W
S 6-0 indicates that there is no relevant data, and C
This is the only case where the C bit of B A 35-1 is -1, indicating that the data has been updated in WS 6-1. For the remaining seven nurses, the relevant data in the MS is the latest, and the data read from the MS in response to the request (2) is sent to the WS 6-0. When the 0 state is detected, WS6-1 activates the bypass operation and transfers the latest data to MS, and at the same time, the following data transfer causes WSs-1, MS, WS6-
Since it is possible to guarantee a match of 0, set the EX bit to -0 and the C bit to -0. In addition, the activation of the bypass operation is reported to the WS 6-0 in (■). The MS sends this bypass data as read data to the WS 6-0 in place of the old data read out in response to the request in (2), and at the same time, the MS itself stores it at the address in [stock] to update the data. The data sent from the MS in ■ is stored in the WS 6-0, but if the request from the engineering PO is a read request, this stored data is transferred to the B54-0 in ■, and if the request is a store, this stored data is stored in the WS 6-0. The data from IPO is further stored in the stored data.
第５図は、第４図のうち■〜［Ｆ］をタイムチャートで
示したものである。ここで注目すべきは、ＷＳ６−０よ
り送られたビジィ信号がＭｇＩ２内でラッチされてリー
ドデータの送出を保留させ、■の検索の結果バイパスが
起動されれば、ＷＳ６−１よりその旨を■でＷＳ６−Ｑ
に報告されると、ＷＳ６−０はバイパスデータがＭＳに
到着し、リードデータと入替ってＭＳより送出できる様
になるまでの時間を見計いビジィ信号を落とし、バイパ
スデータを受付可能とすることである。一方、バイパス
動作が起動しなかりたならば、直ちにビジィを落し、リ
ードデータを受付ける。FIG. 5 shows a time chart of ■ to [F] in FIG. What should be noted here is that the busy signal sent from WS6-0 is latched in MgI2, suspending the sending of read data, and if bypass is activated as a result of the search in (■), WS6-1 will notify that fact. ■WS6-Q
When the bypass data is reported to the MS, WS6-0 measures the time until the bypass data arrives at the MS, replaces the read data, and can be sent out from the MS, drops the busy signal, and makes it possible to accept the bypass data. That's true. On the other hand, if the bypass operation is not activated, the busy state is immediately dropped and read data is accepted.
第４図とは逆に、ＷＳ６−１に当該データがなく、ＷＳ
１５−ｏに最新データがあればＷＳ（５−〇よりバイパ
ス動作を起動するが、前述と同様に処理される。Contrary to Figure 4, WS6-1 does not have the relevant data, and WS6-1 does not have the data.
If there is the latest data in 15-o, the bypass operation is started from WS (5-0), but the process is the same as described above.
第６図は第４図、第５図に示す動作を実現するための回
路構成を示したものである。第２図と同じ＜２７は判定
回路であり、また■〜Ｏは、第４図および第５図と同じ
動作を意味する。６１はリクエスト制御回路であり、■
でＮ１ＷＳを検出したときＭｇＩ７に対し■でリードリ
クエストを送る。６２はビジィ制御回路であり、■の時
にＭｇＩ７へ■でビジィ信号を送り、■でビジィ信号を
リセットする。６５は第３図の間合せ制御回路であり、
当該データがＢ５４−１゜ＷＳ６−１に存在する可能性
をチェックし、可能性があれば■で間合せる。６４も間
合せ回路であるが■の間合せに対して当該データの最新
データがＷＳ６−１に存在するか否かを判定し。FIG. 6 shows a circuit configuration for realizing the operations shown in FIGS. 4 and 5. 27, which is the same as in FIG. 2, is a determination circuit, and ① to O mean the same operations as in FIGS. 4 and 5. 61 is a request control circuit;
When N1WS is detected, a read request is sent to MgI7 with ■. 62 is a busy control circuit, which sends a busy signal to the MgI 7 at (2) and resets the busy signal at (2). 65 is the timing control circuit shown in FIG.
Check the possibility that the data exists in B54-1°WS6-1, and if there is a possibility, proceed with ■. 64 is also an adjustment circuit, which determines whether or not the latest data of the relevant data exists in the WS 6-1 for the adjustment (2).
存在すれば■でＷＳ ６−０に応答し、同時にののバイ
パス動作を起動し、６８のデータレジスタに最新データ
を送る。６５はリクエスト受付はラッチであり、■でリ
ードリクエストを受付けるとＲＡＭ７１よりデータを読
出しリードデータレジスタ６９にセットする。ビジィ受
付はラッチ６６はビジィ制御回路６２より送られたビジ
ィ信号をラッチしセレクタ６７に送る。セレクタ６７は
ビジィ信号がセットされていると１ｗ５ｓ−ｏへのデー
タ転送を止め、そうでないとき、のでなければリードデ
ータレジスタ６９を選択し、のであればデータレジスタ
６８を選択し■でＷＳ６−０ヘデータ転送する。したが
って、前述の如く、のでバイパスデータがＭＳに送られ
るまでビジィ信号をセット状態にしておけばリードデー
タの送出を抑止できる。なおビジィ信号をリセットする
ことはＭＳが転送許可信号を受けることと等価である。If it exists, it responds to WS 6-0 with ■, simultaneously activates the bypass operation of WS 6-0, and sends the latest data to the data register of WS 68. Reference numeral 65 indicates a latch for accepting a request, and when a read request is accepted at (3), data is read from the RAM 71 and set in the read data register 69. For busy reception, the latch 66 latches the busy signal sent from the busy control circuit 62 and sends it to the selector 67. The selector 67 stops data transfer to 1w5s-o when the busy signal is set, otherwise selects the read data register 69, otherwise selects the data register 68, and selects the WS6-0 with ■. Transfer data to Therefore, as described above, by keeping the busy signal in the set state until the bypass data is sent to the MS, it is possible to suppress the sending of read data. Note that resetting the busy signal is equivalent to the MS receiving a transfer permission signal.
７０はライトデータレジスタであり、データレジスタ６
８にある最新データを任意の時間に［株］で転送しＲＡ
Ｍ７１に書込む。70 is a write data register, and data register 6
8. Transfer the latest data in [shares] at any time and RA
Write to M71.
なお本発明をＢＳ−ＭＳの２階層メモリに適用する場合
には次のような注意が必要である。Note that when applying the present invention to a two-layer memory of a BS-MS, the following precautions must be taken.
まずＢＳ−ＭＳ間はストアイン方式で制御されること、
第２にＢＳと他のＢＳとの間に上記■および■の制御情
報を伝えるＣＢ２２に相当する制御線を設けるかあるい
はＢＳとＭＳとの問うようにする。後者の場合、第６図
に示すビジィ制御回路６２９問合せ制御回路６３および
問合せ制御ｌｌ１ｒｊｊＪ路６４はこのＭ２Ｏ内に設け
られる。First, the BS-MS is controlled by a store-in method;
Second, a control line corresponding to the CB 22 for transmitting the control information in (1) and (2) above is provided between the BS and another BS, or a control line is provided between the BS and the MS. In the latter case, the busy control circuit 629 inquiry control circuit 63 and inquiry control ll1rjjJ path 64 shown in FIG. 6 are provided within this M2O.
また本発明をＢＳ−ＷＳ−ＭＳの３階層メモリに適用す
る場合であって、ＢＳ−ＷＳ間をストアイン方式で制御
する場合についても上記ＢＳ−ＭＳの２階層メモリの場
合と同様であるが、ＷＳに上記ＭＳＣとＭＳの機能を併
わせもたせればよい。Furthermore, when the present invention is applied to a 3-layer memory of BS-WS-MS, and the BS-WS is controlled in a store-in manner, it is similar to the case of the 2-layer memory of BS-MS described above. , it is only necessary to provide the WS with the functions of the above-mentioned MSC and MS.
本発明によれば、バイパス動作と下位レベルのメモリ自
身に更新データを書き込む動作とを独立に実行できると
ともに、当該メモリと同一レベルの他のメモリから最新
データの有無に関して報告があり下位レベルのメモリか
ら読み出されたデータが更新されるまで該データの転送
を保留できるので、効率のよいバイパス動作が行える。According to the present invention, the bypass operation and the operation of writing updated data to the lower level memory itself can be executed independently, and the presence or absence of the latest data is reported from other memories at the same level as the memory concerned, and the lower level memory Transfer of data can be suspended until the data read from is updated, so efficient bypass operation can be performed.
第１ｇｌは本発明による一実施例のシステム構成届、第
２図はＢ５−Ｂ５．ＢＳ−ＷＳ間の一致制御方式を示す
ブロック図、第３図はＷＳ間の間合せ制御の方式を示す
ブロック図、−第４図はバイパス動作の制御７ａ−を示
す図、第５図は第４図のうち■〜■までのｒａｍ状況を
示すタイムチャート、第６図は第４図〜第５図に対応し
て関連する機構の構成を示すブロック図である。
０〜３・・・演算処理装置、４−０〜４−３・・・バッ
ファメモリ、６−０．６−１・・・ワークメモリ、７−
０７−１・・・ワークメモリコントロール、１７・・・
メインメモリ、１８〜２４・・・インタフェースケーブ
ル。
茅 ＩＣＵ
第 ５１！ｌ1gl is a system configuration report of an embodiment according to the present invention, and Fig. 2 is B5-B5. FIG. 3 is a block diagram showing the matching control method between BS and WS, FIG. 4 is a block diagram showing the control method for bypass operation 7a, and FIG. 4 is a time chart showing the RAM status from ■ to ■, and FIG. 6 is a block diagram showing the structure of a related mechanism corresponding to FIGS. 4 to 5. 0 to 3... Arithmetic processing unit, 4-0 to 4-3... Buffer memory, 6-0.6-1... Work memory, 7-
07-1...Work memory control, 17...
Main memory, 18-24...interface cable. Kaya ICU No. 51! l
Claims (1)
に接続される下位レベルの第２メモリとが階層記憶を構
成し、第１メモリから第２メモリへのストアがストアイ
ン方式に基づいて制御される階層記憶制御方式において
、要求されたデータが第１メモリの１つに存在しないと
き該第１メモリは第２メモリに対して当該データの読出
し要求を発行して第２メモリから当該データを読出さし
めるとともに他の第１メモリに該データの更新されたも
のが存在するかどうか調べさせ、該更新されたデータが
存在する場合に第２のメモリは他の第１メモリから転送
されてきた該更新データを前記読出しデータと入替えて
要求元の第１メモリに転送する動作と第２のメモリ自身
に書込む動作とを独立に制御し、かつ前記データの入替
えが完了したとき要求元の第１メモリから送られる転送
許可信号を受けるまで該要求元の第１メモリへのデータ
転送を保留するよう構成されたことを特徴とする階層記
憶制御方式。A plurality of first memories at the same level and a second memory at a lower level commonly connected to the first memory constitute hierarchical storage, and storage from the first memory to the second memory is based on a store-in method. In a hierarchical storage control system, when requested data does not exist in one of the first memories, the first memory issues a read request for the data to the second memory and reads the data from the second memory. At the same time as reading the data, it is checked whether the updated data exists in another first memory, and if the updated data exists, the second memory is transferred from the other first memory. The operation of replacing the updated data with the read data and transferring it to the request source's first memory and the operation of writing it to the second memory itself are independently controlled, and when the data replacement is completed, the request source A hierarchical storage control system, characterized in that the data transfer to the first memory of the request source is suspended until a transfer permission signal sent from the first memory of the request source is received.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131792A JPS61290550A (en) | 1985-06-19 | 1985-06-19 | Hierarchical storage control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131792A JPS61290550A (en) | 1985-06-19 | 1985-06-19 | Hierarchical storage control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290550A true JPS61290550A (en) | 1986-12-20 |
| JPH0415494B2 JPH0415494B2 (en) | 1992-03-18 |
Family
ID=15066237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131792A Granted JPS61290550A (en) | 1985-06-19 | 1985-06-19 | Hierarchical storage control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61290550A (en) |
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1985
- 1985-06-19 JP JP60131792A patent/JPS61290550A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0415494B2 (en) | 1992-03-18 |
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