JPS58169938A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS58169938A
JPS58169938A JP5140782A JP5140782A JPS58169938A JP S58169938 A JPS58169938 A JP S58169938A JP 5140782 A JP5140782 A JP 5140782A JP 5140782 A JP5140782 A JP 5140782A JP S58169938 A JPS58169938 A JP S58169938A
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JP
Japan
Prior art keywords
film
etching
layer
resist mask
sio2 film
Prior art date
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Pending
Application number
JP5140782A
Other languages
English (en)
Inventor
Riyouichi Tomoetsuki
巴月 良一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の嘱する技術分野〕 本発明は、半導体装置の製造方法に係わり、特に配線パ
ターンを断線なく形成する方法に関する。
〔従来技術とその問題点〕
従来、配線層間の絶縁膜に配線相互の接続のための開口
部(スルー韮一ル)をつくる加工方法によれば第1図に
示した如く、例えばアルミニウム配線3上に被着した絶
縁膜6に開口部を形成する際、マスクパターンのずれに
より開口部はアルミ二ツム配s3からずれるため、開口
部の端で絶縁膜6には開口を作る時のオーバーエッチに
より細くて深い溝ができる。この溝のため、2層目のア
ルミニウム配線層8を形成した場合、その形状は181
図6=示したように関口部の片側の側壁で薄くなるため
、配線の断線を生じやすく、素子製造の歩留、および信
頼性の低下を招く。
この配線の断線を防ぐためには、開[1部に対応したマ
スクパターンを形成する際のパターンの合わせ゛ずれを
考慮に入れ、配線中を開口部の寸法より大きくする必要
がある。しかし、この場合は配線中が大きくなるため素
子の集積度が低下する。
〔発明の目的〕
本発明の目的は、素子の集積度を低下させることなく、
スルーホールでの配線の断線を防止することができ、素
子信頼性の向上をはかり得る半導体装置の製造方法を提
供することにある。
〔発明の概要〕
上記目的を達成するための本発明の特徴は、1層目の配
線パターン上に予め配線層間の絶縁膜よりもエツチング
速度の大きい膜を被着しておき、開口部のエツチング時
に前記膜も同時にエツチング除去し、開口部に前記絶縁
膜の微細な溝を生じないようにしたことにある。
〔発明の効果〕
本発明によれば開口部のエツチングに際し、マスクパタ
ーンのずれがあっても、開口部に絶縁膜の微細な溝がで
きないことから開口部での2!!1目の配線の断線を防
止でき、素子信頼性の向上をはかり得る。また1層目の
配線巾を大きくする必要がないので集積度を低下させる
ことがなく、高密度集積回路の多層配線形成におけるス
ルーホール形成に極めて有効となる。
〔発明の実施例〕
第2図(mlからle)はそれぞれ本発明の一実施例を
示す工程断面図である。まず第2図(alに示す如くシ
リコン基板l上に桝′えば熱酸化法により酸化シリコン
1112を形成し、この酸化シリコン膜2上に@11導
層として例えば膜厚1μmのアルミニウムlll3をス
パッタ法等により形成した後、アルミニウム膜3上に例
えば窒化シリコン膜4を8iH4とMlmを反応ガスと
したプラズマ気相成長法により犀さ約0.3μm被着し
、さらにこの窒化シリコン膜4上にマスクとして例えば
レジスト5を塗布後、パターニングを行ない、エツチン
グマスクを形成する。
次に例えばCF4とHlとの混合ガスを用いた反応性イ
オンエツチング法により窒化シリコン膜4をレジスト5
をマスクとして選択エツチングし、さらに例えばCCj
、とC4,との混合ガスを用いた反応性イオンエツチン
グ法によりアルミニウム膜3を選択エツチングした後、
レジスト5をO,プラズマ処理等により除去した状態を
第2図1clに示す。そして、絶縁膜として例えば8i
H,と0.ガスを用いた減圧気相成長法或いは引H4と
N、Oガスを用いたプラズマ気相成長法により酸化シリ
コン膜6を厚さ約1μm被着し、この酸化シリコン膜6
ヒにマスクとしてレジストアを塗布した後、パターニン
グを行ないエツチングマスクを形成した状態を第2図1
clに示す。第2図(clにおいてマスクパターンの開
口部の巾はアルミニウム膜3の配線中と同一寸法である
が、パターンの合わせずれのため、lclに示し起伏態
となる。
次と例えばCF、とH2との混合ガスを用いた反応性イ
オンエツチング法によりレジスト7をマスクとして、開
口部の酸化シリコン膜6および窒化シリコン膜4をアル
ミニウム膜3の表面が露出し、かつエツチング後の鹸化
シリコン膜6の表面がアルミニウム膜3の表面とほぼ同
一の高さになるまでエツチングを行なった後、レジスト
アを08プラズマ処理等により除去した状態を第2図1
d)に示す。
CF、とHlとの混合ガスによる反応性イオンエツチン
グ法では、アルミニウム膜3は全くエツチングされない
。CF4流量24cc/min 、H,流量3cc /
man 、 RF power l 50W、圧力0.
0ITorrの条件下では窒化シラコン膜4のエツチン
グ速度は鹸化シリコン膜6のエッチ′)−グ速度の約4
倍速いので、アルミニウム膜3上の窒化シリコン膜4は
すみやかにエツチングされる。第2図(diに示したよ
うにエツチングされた開口部には第1図で示したような
細い溝が生じない。そして第2図(e)に、第2導体層
として例えば膜厚lpmのアルミニウム膜8をスパッタ
法等により形成した状態を示す。かくして形成されたア
ルミニウム膜8は第2図ie)からも判るように、第1
導体層であるアルミニウム膜3との接続のために設けら
れた開口部での被覆性は非常によく、開口部での断線は
なく、素子イ、4軸性が向上することが判明した。
〔発明の他の実施例〕
上記実施例では、導体層としてアルミニウム膜を用いた
がMo 、 W 、Pt  およびそれらのシリサイド
合金膜でもよい。また、配線層間の絶縁膜として酸化シ
リコン膜を用いたが、燐、砒素、硼素等を含むシリケー
トガラス膜でもよく、さらに、窒化シリコン膜を層間の
絶縁膜として用いる場合は、1Mll目配線パターン上
に予め被着する膜として酸化シリコン膜或いはシリケー
トガラス膜を用い、例えばCF4とH2との混合ガスを
用いた反応性イオンエツチング法において、酸化シリコ
ン膜或いはシリケートガラス膜のエツチング速度が窒化
シリコン膜のエツチング速度より速い条件、例えばCF
、 z 24cc/min 、 H,w 12cc /
min 、 RFpower150W、圧力Q、OI 
Torrの条件下で開口部のエツチングを行なえばよい
。即ち、層間の絶縁膜と配線パターン上に予め被着する
膜との組合わせは、エツチング方法、エツチングガス、
およびエツチング条件により、任意に選べることがわか
り、反応性イオンエツチングの反応ガスとしてはCF、
とHlとの混合ガスの他に、CtF@ * C5Fa 
* CF、Br等とHlとの混合ガスを用いることが出
来、またHlの代わりにCHF、を用いてもよい。
なお実施例の第2図1dlでは開口部でのエツチング後
の酸化シリコン膜6の表面がアルミニウム膜3の表面と
共平面になるまでエツチングしたが、アルミニウム膜3
の表面が露出したところでエツチングを止めても、第2
導体層であるアルミニウムM8の被覆性は良好であり、
配線の断線は生じない。卸ち開口部のエツチングに際し
、エツチング時間の制御に余裕があるので本発明は素子
の4M輔性の向上に撫めて有効である。
【図面の簡単な説明】
第1図は従来例を示す断面図、$2図(al〜telは
本発明の一実施例を示す工程断面図である。 図に於て、 l・・・シリコン1板、 2.6・・・酸化シリコン膜、 3.8・・・アルミニウム膜、 4・・・窒化シリコン膜、 5.7・・・レジスト膜〇 代理人 弁理士 則 近 憲 佑 (他1名) 第  1  図 77ム 第2図 trL>  21 (e)

Claims (3)

    【特許請求の範囲】
  1. (1) 半導体基板上に導体層を形成し、前記導体層上
    に第1の膜を形成する工程と、前記第1の膜上に選択的
    にマスクを形成した後、前記第1の膜と導体層を選択エ
    ツチングする工程と、PIIt記マスクを除去後、絶縁
    膜である第2の膜を被着する工程と、前記第2の膜上に
    選択的にマスクを形成した後、前記第1の膜のエツチン
    グ速度が前記第2の膜のエツチング速度より速いエツチ
    ング方法を用いてエツチングを行ない前記導体層表面を
    露出させる工程とを含むことを特徴とする半導体装置の
    製造方法。
  2. (2)第1の膜として、窒化シリコン膜を用い、前記第
    2の膜として酸化シリコン膜或いは不純物を含むシリケ
    ートガラス膜を用いたことを特徴とする特許 の製造方法。
  3. (3)第1の膜のエツチング速度が前記@2の膜のエツ
    チング速度より這いエツチング方法として、反応性イオ
    ンエツチング法を用いたことを特徴とする前記特許請求
    の範囲第1項記載の半導体装置の製造方法。
JP5140782A 1982-03-31 1982-03-31 半導体装置の製造方法 Pending JPS58169938A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61123141A (ja) * 1984-11-20 1986-06-11 Fujitsu Ltd エツチング方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61123141A (ja) * 1984-11-20 1986-06-11 Fujitsu Ltd エツチング方法
JPH0469812B2 (ja) * 1984-11-20 1992-11-09 Fujitsu Ltd

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