JPS61278168A - 化合物半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 150000001875 compounds Chemical class 0.000 title claims description 21
- 229910000673 Indium arsenide Inorganic materials 0.000 claims abstract description 28
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 239000010409 thin film Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000013078 crystal Substances 0.000 abstract description 16
- 238000003860 storage Methods 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract description 14
- RKTYLMNFRDHKIL-UHFFFAOYSA-N copper;5,10,15,20-tetraphenylporphyrin-22,24-diide Chemical compound [Cu+2].C1=CC(C(=C2C=CC([N-]2)=C(C=2C=CC=CC=2)C=2C=CC(N=2)=C(C=2C=CC=CC=2)C2=CC=C3[N-]2)C=2C=CC=CC=2)=NC1=C3C1=CC=CC=C1 RKTYLMNFRDHKIL-UHFFFAOYSA-N 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 8
- 238000010276 construction Methods 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 13
- 230000007423 decrease Effects 0.000 description 4
- 125000005842 heteroatom Chemical group 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910000990 Ni alloy Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000002003 electron diffraction Methods 0.000 description 1
- 238000001803 electron scattering Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004969 ion scattering spectroscopy Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は化合物半導体装置に関する。更に詳しくは、電
子が走行する結晶領域と電子を供給する結晶領域とをヘ
テロ接合によって空間的に分離し、電子がドナー不純物
によって散乱されるのをなくすることにより、電子走行
速度を増大させた高電子移動度トランジスタに関する。
子が走行する結晶領域と電子を供給する結晶領域とをヘ
テロ接合によって空間的に分離し、電子がドナー不純物
によって散乱されるのをなくすることにより、電子走行
速度を増大させた高電子移動度トランジスタに関する。
従来の技術
化合物半導体デバイス、特に電子デバイスの製法として
、薄い一様な層の成長、成分元素組成比の制御の容易さ
からエピタキシャル成長方法が一般的に利用されている
。なかでも最近特に注目されている技術として、分子線
エピタキシャル成長方法（以下簡単のためにｒＭＢＥ成
長法」という）が知られている。例えばＷ、Ｔ、 Ｔｓ
ａｎｇ により日経エレクトロニクス畜８０８，１６
３ （１９８３）において、ＭＢＥ成長法並びに薄膜周
期構造を利用したデバイスが詳細に説明されている。こ
のＭＢＥ成長法に従えば、結晶成長速度を単原子面レベ
ルで制御することができ（Ｊ、Ｐ、 ｖａｎ ｄｅｒ
Ｚｉｅｌ他、Ｊ−Ａｐｐｌ−ｐｈｙ、 ４８ （１９７
７） Ｐ４Ｏ１０）、さらには反射型電子線回折法を併
用すればｌ原子面の組成をも正確に制御することができ
る（ Ｊ、 Ｈ，Ｎｅａｖｅ他、Ａｐｐｌ。
、薄い一様な層の成長、成分元素組成比の制御の容易さ
からエピタキシャル成長方法が一般的に利用されている
。なかでも最近特に注目されている技術として、分子線
エピタキシャル成長方法（以下簡単のためにｒＭＢＥ成
長法」という）が知られている。例えばＷ、Ｔ、 Ｔｓ
ａｎｇ により日経エレクトロニクス畜８０８，１６
３ （１９８３）において、ＭＢＥ成長法並びに薄膜周
期構造を利用したデバイスが詳細に説明されている。こ
のＭＢＥ成長法に従えば、結晶成長速度を単原子面レベ
ルで制御することができ（Ｊ、Ｐ、 ｖａｎ ｄｅｒ
Ｚｉｅｌ他、Ｊ−Ａｐｐｌ−ｐｈｙ、 ４８ （１９７
７） Ｐ４Ｏ１０）、さらには反射型電子線回折法を併
用すればｌ原子面の組成をも正確に制御することができ
る（ Ｊ、 Ｈ，Ｎｅａｖｅ他、Ａｐｐｌ。
ｐｈｙ、 Ａ３１，１ （１９８３） ）。 このよう
なＭＢＥ法を用いることにより第２図に示すような高電
子移動度トランジスタ（以下ｒ ＨＥＭＴ Ｊ と略す
）を製造することが可能となる。なお、従来の化合物半
導体を用いたマイクロ波素子については、たとえば特開
昭５９−４０８５号および特開昭５８−１４７１６９号
公報に記されている。
なＭＢＥ法を用いることにより第２図に示すような高電
子移動度トランジスタ（以下ｒ ＨＥＭＴ Ｊ と略す
）を製造することが可能となる。なお、従来の化合物半
導体を用いたマイクロ波素子については、たとえば特開
昭５９−４０８５号および特開昭５８−１４７１６９号
公報に記されている。
第２図に示したＨＥＭＴ構造は、半絶縁性ＧａＡｓの基
板１０を有し、その基板ｌＯの上には、バッファ層とし
て機能するＧａ Ａｓ層１１が形成され、更にその上に
、チャンネル層をなすアンドープＧａＡｓＪｉ１２が形
成されている。そして、そのＧａＡｓ 層１２の上に
は、ｎ−Ｇａｘ ＡＩ！１−Ｘ Ａｓ のような高い
不純物濃度の電子供給層１３が形成され、その中央には
、高濃度にＰ型不純物を含有し、大きな電子親和力を有
する半導体よりなる層１４が設けられ、そして、その層
１４の上にはゲート電極１５が形成されている。更に、
層１４を挾む電子供給層１３の表面領域１６は合金化さ
れ、その上にソース及びドレインの電極１７が形成され
ている。
板１０を有し、その基板ｌＯの上には、バッファ層とし
て機能するＧａ Ａｓ層１１が形成され、更にその上に
、チャンネル層をなすアンドープＧａＡｓＪｉ１２が形
成されている。そして、そのＧａＡｓ 層１２の上に
は、ｎ−Ｇａｘ ＡＩ！１−Ｘ Ａｓ のような高い
不純物濃度の電子供給層１３が形成され、その中央には
、高濃度にＰ型不純物を含有し、大きな電子親和力を有
する半導体よりなる層１４が設けられ、そして、その層
１４の上にはゲート電極１５が形成されている。更に、
層１４を挾む電子供給層１３の表面領域１６は合金化さ
れ、その上にソース及びドレインの電極１７が形成され
ている。
このような半導体装置において、ゲート電極１５に適当
なバイアス電圧を印加すると、電子供給層１３とチャン
ネル層１２との界面におけるチャンネル層１２側に二次
電子蓄積層１８が形成される。
なバイアス電圧を印加すると、電子供給層１３とチャン
ネル層１２との界面におけるチャンネル層１２側に二次
電子蓄積層１８が形成される。
この結果、不純物イオンの少ないチャンネル層ｌｚ内の
界面近傍数１０Ａ０厚のところを、多量の電子が流れる
ことになる。従って、電子移動度を制限する１つの大き
な要因である不純物イオン散乱が少なく、高移動度を実
現することができる。
界面近傍数１０Ａ０厚のところを、多量の電子が流れる
ことになる。従って、電子移動度を制限する１つの大き
な要因である不純物イオン散乱が少なく、高移動度を実
現することができる。
第２図の場合は、Ｇａ Ａｓ層とＧａ ＡｌＡｓ 層
の単一へテロ界面シておける電子の蓄積層を利用したも
のであるが、ＧａＡｓ層とＧａ ＡＩ Ａｓ 層の複
数のへテロ界面を利用した事例については、Ｒ，Ｄｉｎ
ｇｌｅ他、Ａｐｐｉ＠Ｐｈｙｓ、 Ｌｅｔｔ、 ３３，
６Ｂ！ｙ（１９７８）や、Ｔ。
の単一へテロ界面シておける電子の蓄積層を利用したも
のであるが、ＧａＡｓ層とＧａ ＡＩ Ａｓ 層の複
数のへテロ界面を利用した事例については、Ｒ，Ｄｉｎ
ｇｌｅ他、Ａｐｐｉ＠Ｐｈｙｓ、 Ｌｅｔｔ、 ３３，
６Ｂ！ｙ（１９７８）や、Ｔ。
Ｊ、 Ｄｒｕｒｒｔｎｏｎｄ他、Ｊ、 Ａｐｐｌ、 Ｐ
ｈｙｓ、 ５３ （２） 、 １０２３（１９８２）な
どに詳細に述べられている。
ｈｙｓ、 ５３ （２） 、 １０２３（１９８２）な
どに詳細に述べられている。
発明が解決しようとする問題点
しかしながら、このような化合物半導体装置においては
、半絶縁性基板の上にエピタキシャル成長させるチャン
ネル層は約１ＯＯＡ０と可成り厚く、この層が周期構造
を持つ平面状に成長するには、ヘテロ界面における格子
間隔の整合条件が問題となる。一般にＡ、Ｂ２材料のへ
テロ界面の格子不整合率は次の式で表わされる。
、半絶縁性基板の上にエピタキシャル成長させるチャン
ネル層は約１ＯＯＡ０と可成り厚く、この層が周期構造
を持つ平面状に成長するには、ヘテロ界面における格子
間隔の整合条件が問題となる。一般にＡ、Ｂ２材料のへ
テロ界面の格子不整合率は次の式で表わされる。
格子不整合率
ヘテロ界面における均一な欠陥のないエピタキシャル層
を成長させるには、上述の格子不整合率を約０．３９６
以下にで抑える必要がある。この為当然基板が決まれば
エピタキシャル層の組成も決まり、ヘテロ界面における
エネルギーギャップの差を大きくとれないという欠点が
あった。
を成長させるには、上述の格子不整合率を約０．３９６
以下にで抑える必要がある。この為当然基板が決まれば
エピタキシャル層の組成も決まり、ヘテロ界面における
エネルギーギャップの差を大きくとれないという欠点が
あった。
第３図は主要な化合物半導体についてエネルギーギャッ
プと格子定数との関係を示しｋものである。
プと格子定数との関係を示しｋものである。
半絶縁性基板としてはＧａ Ａｓ基板とＩｎＰ基板のみ
しか存在しないなめ、その上にエピタキシャル成長層と
の界面ならびにチャンネル層と電子供給層とのへテロ界
面の両方において格子整合をとるためには、前者に対し
てはＧａ Ａｓチャンネル層とＧａｘ Ａｌ ＋−ｘ
ＡｓまたはＡＩ Ａｓ電子供給層、後者に対してはＩ
ｎ ｏ、ｓｓ Ｇａ Ｏ，４７Ａｓチャンネル層とＩｎ
（１，ｓｇ Ｇａｏ４ｓＡｓ 電子供給層を形成した
構造が採用されている。
しか存在しないなめ、その上にエピタキシャル成長層と
の界面ならびにチャンネル層と電子供給層とのへテロ界
面の両方において格子整合をとるためには、前者に対し
てはＧａ Ａｓチャンネル層とＧａｘ Ａｌ ＋−ｘ
ＡｓまたはＡＩ Ａｓ電子供給層、後者に対してはＩ
ｎ ｏ、ｓｓ Ｇａ Ｏ，４７Ａｓチャンネル層とＩｎ
（１，ｓｇ Ｇａｏ４ｓＡｓ 電子供給層を形成した
構造が採用されている。
しかしながらチャンネル層をＧａＡｓ、 電子供給層
をｋｌ Ａｓとした場合、第３図からも明らかなように
両者のへテロ界面におけるエネルギーギャップの差は、
約０．７ｅＶにしかならない。
をｋｌ Ａｓとした場合、第３図からも明らかなように
両者のへテロ界面におけるエネルギーギャップの差は、
約０．７ｅＶにしかならない。
実際のへテロ界面における伝導体のエネルギー不連続の
大きさは、エネルギーギャップの差にＤｉｎｇｌｅ
則と呼ばれる補正係数を乗じたものとなるが、この値が
小さいことは前述のチャンネル層における二次電子蓄積
層への電子の閉じ込め効果が減少し、二次電子蓄積層形
成の度合が低くなり、ひいてはへテロ界面における電子
移動度の低下をもたらす欠点があった。特に二次元電子
蓄積層における電子移動度の減少は低温から室温に近ず
くに従って顕著に現われる。
大きさは、エネルギーギャップの差にＤｉｎｇｌｅ
則と呼ばれる補正係数を乗じたものとなるが、この値が
小さいことは前述のチャンネル層における二次電子蓄積
層への電子の閉じ込め効果が減少し、二次電子蓄積層形
成の度合が低くなり、ひいてはへテロ界面における電子
移動度の低下をもたらす欠点があった。特に二次元電子
蓄積層における電子移動度の減少は低温から室温に近ず
くに従って顕著に現われる。
本発明は、上述の室温における二次元電子蓄積層内への
電子の閉じ込め効果の減少を抑制して、室温においても
、高い電子移動度を有するヘテロ界面を形成するための
化合物半導体装置を提供せんとするものである。
電子の閉じ込め効果の減少を抑制して、室温においても
、高い電子移動度を有するヘテロ界面を形成するための
化合物半導体装置を提供せんとするものである。
問題点を解決するための手段
ＭＢＥ成長法または有機金属成長法などを用いると、格
子定数の異なる化合物半導体薄膜を、その薄膜内に転位
などの欠陥を導入することなく、エピタキシャル成長さ
せることが可能である。また、格子定数の異なる化合物
半導体を、転位などの欠陥が入らない程度に薄くエピタ
キシャル成長させた場合、その界面近傍では弾性歪によ
り結晶格子が正方晶変形していることが、Ｊ、Ａ、Ｐ、
４５． Ｊｆｆ９ 。
子定数の異なる化合物半導体薄膜を、その薄膜内に転位
などの欠陥を導入することなく、エピタキシャル成長さ
せることが可能である。また、格子定数の異なる化合物
半導体を、転位などの欠陥が入らない程度に薄くエピタ
キシャル成長させた場合、その界面近傍では弾性歪によ
り結晶格子が正方晶変形していることが、Ｊ、Ａ、Ｐ、
４５． Ｊｆｆ９ 。
（１９７４） ８７８９などに記述されている。
以上の知見に基づき、本発明者は次の提案を行なうもの
である。
である。
（１）チャンネル層と電子供給層とのへテロ界面におけ
るエネルギーギャップの差を大きくなる材料を選ぶため
、従来技術の格子不整合率を低く抑えるという制約をは
ずす。
るエネルギーギャップの差を大きくなる材料を選ぶため
、従来技術の格子不整合率を低く抑えるという制約をは
ずす。
（２）格子不整合率が大きな場合、エピタキシャル層を
薄くシ、転位などの欠陥が入らないようにする。
薄くシ、転位などの欠陥が入らないようにする。
（３）薄膜を利用した場合の電流容量増大には、薄膜の
積層構造とする。
積層構造とする。
（４）界面近傍の弾性歪に基づく、結晶格子の正方晶変
形をチャンネル層に応用し、高電界印加状態での電子の
移動度を大きくする。
形をチャンネル層に応用し、高電界印加状態での電子の
移動度を大きくする。
のようにすれば、室温においても高電子移動度の化合物
半導体装置が得られる。
半導体装置が得られる。
以上からチャンネル層にＩｎＡｓを電子供給層ｎ型不純
物を添加したＡＩ！Ａｓを選択した場合、第３図から明
らかなようにエネルギーギャップの差は約１．８ｅＶ
であり、従来のＧａ Ａｓ−Ａｊ７ Ａｓの約０．７ｅ
Ｖ に対し、はるかに大きな値をとり得る。このため室
温における二次元電子蓄積層内への電子の閉じ込め効果
の減少を抑制することが可能となる。
物を添加したＡＩ！Ａｓを選択した場合、第３図から明
らかなようにエネルギーギャップの差は約１．８ｅＶ
であり、従来のＧａ Ａｓ−Ａｊ７ Ａｓの約０．７ｅ
Ｖ に対し、はるかに大きな値をとり得る。このため室
温における二次元電子蓄積層内への電子の閉じ込め効果
の減少を抑制することが可能となる。
次にＩｎＡｓとＡｊ’ Ａｓの格子不整合率は約７％で
あるが、この場合各層の厚みが約５０＾（原子面数にす
るとＩｎＡｓの場合は約１６原子面Ａ／ Ａｓの場合は
約１８原子面）迄であれば、格子不整転位を導入するこ
となく、ＩｎＡｓとＡ／ Ａｓを交互に積層させること
が実現可能である。
あるが、この場合各層の厚みが約５０＾（原子面数にす
るとＩｎＡｓの場合は約１６原子面Ａ／ Ａｓの場合は
約１８原子面）迄であれば、格子不整転位を導入するこ
となく、ＩｎＡｓとＡ／ Ａｓを交互に積層させること
が実現可能である。
更にＩｎ Ａｓの格子定数（約０．６５Ａ）は、Ａｔ
Ａｓの格子定数（約５．６５Ａ） ）ζ比べて大きいこ
とから、両者の界面近傍においては、弾性歪のために、
ＩｎＡｓ 結晶内の原子配列は、第４図に示す如く、
本来の弾性歪の存在しないときの構造である第４図（ａ
）とは異なり、第４図（ｂ）のように結晶格子が弾性的
に正方晶変形することになる。この際ｎ型の不純物をＡ
ｌＡｓに添加して電子供給層を作りＩｎＡｓをチャンネ
ル層として交互にエビタキー薄１漢を積層すれば、二次
元電子蓄積層をＩｎＡｓ内に形成できる。この二次元電
子蓄積層はへテロ界面と平行であり、その中を走行する
電子はＸ方向に進行する。Ｙ方向の原子振動による格子
散乱の度合は、弾性歪の存在しない第４図（ａ）の場合
に比べ、第４図（ｂ）のように弾性歪のためＹ方向の原
子間隔が広がっている方が小さくなる。この結果室温に
おける電子の散乱機構である格子散乱をも低減すること
ができ、ひいては高電子移動度のデバイスが実現できる
。
Ａｓの格子定数（約５．６５Ａ） ）ζ比べて大きいこ
とから、両者の界面近傍においては、弾性歪のために、
ＩｎＡｓ 結晶内の原子配列は、第４図に示す如く、
本来の弾性歪の存在しないときの構造である第４図（ａ
）とは異なり、第４図（ｂ）のように結晶格子が弾性的
に正方晶変形することになる。この際ｎ型の不純物をＡ
ｌＡｓに添加して電子供給層を作りＩｎＡｓをチャンネ
ル層として交互にエビタキー薄１漢を積層すれば、二次
元電子蓄積層をＩｎＡｓ内に形成できる。この二次元電
子蓄積層はへテロ界面と平行であり、その中を走行する
電子はＸ方向に進行する。Ｙ方向の原子振動による格子
散乱の度合は、弾性歪の存在しない第４図（ａ）の場合
に比べ、第４図（ｂ）のように弾性歪のためＹ方向の原
子間隔が広がっている方が小さくなる。この結果室温に
おける電子の散乱機構である格子散乱をも低減すること
ができ、ひいては高電子移動度のデバイスが実現できる
。
実施例
第１図は、本発明による化合物半導体装置の一実施態様
である電界効果トランジスタ（以下［ＦＥＴＪ と略
す）の概略断面図である。
である電界効果トランジスタ（以下［ＦＥＴＪ と略
す）の概略断面図である。
第１図に示すＦＥＴは、半絶縁性ＩｎＰ基板１上にＭＢ
Ｅ成長法を用いて形成されたＩｎＡｓ層（４ＯＡ厚）２
と、ＡＡ’ Ａｓ層（４０久）３とを交互に積層させた
構造のチャンネル層を有している。ＡｌＡｓ層には、ｎ
型不純物としてＳｉ がドーピングされている。各層
数はＩｎＡｓ層、ＡＩ！Ａｓ層とも各２０層づつ形成さ
れており、チャンネル層の厚みは０．１６μｍである。
Ｅ成長法を用いて形成されたＩｎＡｓ層（４ＯＡ厚）２
と、ＡＡ’ Ａｓ層（４０久）３とを交互に積層させた
構造のチャンネル層を有している。ＡｌＡｓ層には、ｎ
型不純物としてＳｉ がドーピングされている。各層
数はＩｎＡｓ層、ＡＩ！Ａｓ層とも各２０層づつ形成さ
れており、チャンネル層の厚みは０．１６μｍである。
キャリア密度は、ＩｎＡｓ層（ノンドープ）が約８ Ｘ
１０１−「３． ＡＡ’ Ａｓ層が１Ｘ１０１’７ｃ
ＩＩｔ−３である。
１０１−「３． ＡＡ’ Ａｓ層が１Ｘ１０１’７ｃ
ＩＩｔ−３である。
ＭＢＥ成長法を用いて形成されたエピタキシャル層の最
表面には、Ａｕ Ｇｅ Ｎｉ 合金を用いて、チャン
ネル層との間にオーミック接合を形成するようにソース
電極４ならびにドレイン電極５が設けられている。オー
ミック接合を形成する際にはＡｕＧｅ Ｎｉ合金を蒸着
した後、４００℃で合金化処理を行なった。その際にＡ
ｕとＧｅ原子がチャンネル層内に拡散し、その拡散した
領域７．７′においてはＩｎＡｓとｋｌ Ａｓの周期構
造が破壊され、Ｉ ｎ Ｏ，５１ｓＪＯ，ｓＡｓ の
混晶となるため、容易に電極とオーミック接合を形成す
ることができる。更にＭＢＥ成長法により形成したエピ
タキシャル層の最表面には、部分的に酸化膜８を形成し
た後ｋｌ を蒸着することによって、試料最表面にゲ
ート電極６が設けられている。
表面には、Ａｕ Ｇｅ Ｎｉ 合金を用いて、チャン
ネル層との間にオーミック接合を形成するようにソース
電極４ならびにドレイン電極５が設けられている。オー
ミック接合を形成する際にはＡｕＧｅ Ｎｉ合金を蒸着
した後、４００℃で合金化処理を行なった。その際にＡ
ｕとＧｅ原子がチャンネル層内に拡散し、その拡散した
領域７．７′においてはＩｎＡｓとｋｌ Ａｓの周期構
造が破壊され、Ｉ ｎ Ｏ，５１ｓＪＯ，ｓＡｓ の
混晶となるため、容易に電極とオーミック接合を形成す
ることができる。更にＭＢＥ成長法により形成したエピ
タキシャル層の最表面には、部分的に酸化膜８を形成し
た後ｋｌ を蒸着することによって、試料最表面にゲ
ート電極６が設けられている。
以上のようなＦＥＴの構造において、ＩｎＡｓ層は第４
図（ｂ）のように結晶構造が弾性的に正方晶変形してお
り、またＩｎＡｓとＡＩ Ａｓの界面には、従来のＨＥ
ＭＴ Ｇａ Ａｓ −Ｇａｘ Ａｌ！１−＞（Ａｓ系よ
りも大きなエネルギ不連続が存在しており、かつｋｌ
Ａｓ層のみにＳｉ がドーピングされていることによ
り、室温においても従来のＧａ Ａｓ −Ｇａｘ ＡＡ
’ ｔ−ｘＡｓ系に比べて、閉じ込め効果の大きい二次
元電子蓄積層がＩｎＡｓ層のみに形成されている。
図（ｂ）のように結晶構造が弾性的に正方晶変形してお
り、またＩｎＡｓとＡＩ Ａｓの界面には、従来のＨＥ
ＭＴ Ｇａ Ａｓ −Ｇａｘ Ａｌ！１−＞（Ａｓ系よ
りも大きなエネルギ不連続が存在しており、かつｋｌ
Ａｓ層のみにＳｉ がドーピングされていることによ
り、室温においても従来のＧａ Ａｓ −Ｇａｘ ＡＡ
’ ｔ−ｘＡｓ系に比べて、閉じ込め効果の大きい二次
元電子蓄積層がＩｎＡｓ層のみに形成されている。
このようなＦＥＴ構造において、ゲート電極に加える電
圧を制御することにより、ゲート電極下の０．１６μｍ
厚のチャンネル層の空乏化の度合を制御することができ
、従来のＧａ Ａｓ −Ｇａｘ Ａ７７ｔ−ｘＡｓ系を
用いたＦＥＴに比べて、室温でのスイッチング速度の良
好なＦＥＴが得られた。
圧を制御することにより、ゲート電極下の０．１６μｍ
厚のチャンネル層の空乏化の度合を制御することができ
、従来のＧａ Ａｓ −Ｇａｘ Ａ７７ｔ−ｘＡｓ系を
用いたＦＥＴに比べて、室温でのスイッチング速度の良
好なＦＥＴが得られた。
発明の効果
本発明の化合物半導体装置によれば、ＩｎＡｓとＡＩ！
Ａｓの薄膜層を交互に積層し、ＡＩ Ａｓにｎ型不純物
を添加することにより弾性的に正方晶変形しているＩｎ
Ａｓ側に二次元電子蓄積層を形成することができる。
Ａｓの薄膜層を交互に積層し、ＡＩ Ａｓにｎ型不純物
を添加することにより弾性的に正方晶変形しているＩｎ
Ａｓ側に二次元電子蓄積層を形成することができる。
ＩｎＡｓとｋｌ Ａｓとのエネルギーギャップ差は、従
来のＧａＡｓとＧａｘ ＡＪ’ｘ−ｘＡＳ とのエネ
ルギーギャップ差に比べて大きいため、室温においても
二次元電子蓄積層への電子の閉じこめ効果が大きく、か
つ不純物散乱の少ない二次元電子蓄積層を走行する電子
数が増加し電子移動度が増大する。またＩｎＡｓの格子
定数はＡＩ！Ａｓよりも著しく大きいため、ＩｎＡｓ層
に弾性的な正方晶変形を生じ、ＩｎＡｓ層内に形成され
た二次電子蓄積層を界面に平行な方向に電子が移動する
際の格子散乱が減少し、この効果によっても電子移動度
が増大する。したがって従来の化合物半導体装置に比較
して、高速に動作する半導体装置が実現できる。
来のＧａＡｓとＧａｘ ＡＪ’ｘ−ｘＡＳ とのエネ
ルギーギャップ差に比べて大きいため、室温においても
二次元電子蓄積層への電子の閉じこめ効果が大きく、か
つ不純物散乱の少ない二次元電子蓄積層を走行する電子
数が増加し電子移動度が増大する。またＩｎＡｓの格子
定数はＡＩ！Ａｓよりも著しく大きいため、ＩｎＡｓ層
に弾性的な正方晶変形を生じ、ＩｎＡｓ層内に形成され
た二次電子蓄積層を界面に平行な方向に電子が移動する
際の格子散乱が減少し、この効果によっても電子移動度
が増大する。したがって従来の化合物半導体装置に比較
して、高速に動作する半導体装置が実現できる。
第１図は本発明の装置の好ましい１態様を示す概略断面
図であり、 第２図は従来の高電子移動度トランジスタの概略断面図
であり、 第３図は化合物半導体におけるエネルギーギャップと格
子常数との関係を示すグラフであり、第４図（ａ）は、
弾性歪のない結晶構造（立方晶結晶）の模式図、第４図
（ｂ）は弾性歪によって正方晶変形した結晶構造の模式
図である。 （主な参照番号） １−ｍ−半絶縁性Ｉｎ Ｐ 基板、２．− エピタキシ
ャルＩｎＡｓ層、３−−− Ｓｉ ドープのエピタキ
シャルＡｊ’ Ａｓ層、４および５−−−ソース電極と
ドレイン電極、６−−−ゲート電極、７および７′１．
・ ＡｕＧｅ Ｎｉ電極を合金化処理した際に周期構造
がこわれ混晶化した領域、８−−−酸化膜、１０−−一
半絶縁性Ｇａ Ａｓ基板、ｌ １−−− Ｇａ Ａｓバ
ッファ層、１２−−− Ｇａ Ａｓチャンネル層、ｌ
３−−−電子供給層、１４−ｍ−高濃度のＰ型不純物を
含有し、大きな電子親和力を有する半導体よりなる層、
１５−ｍ−ゲート電極、１６−−−合金化領域、１７−
−−ソース電極およびドレイン電極、１８．− 二次電
子蓄積層。 、ヂ″：″ 代理人 弁理士 上 代 哲 司゛″′・；”−’ｙ
’Ｌｙ、ｙ’ ＬＡＴＴＩＣＥ Ｃ０Ｎ５ＴＡＮＴ （入）竿３図 Ｘ ： ＩｎＡｓ トＡ＃ＡｓＩ） 牟４図 ５１．やｉｊＡ’：Ｊ’ｌＪＹ ： Ｉｎ
Ａｓ ’ｔ−Ａ／Ａｓ ／）芥シ＋＝ｔｉな方勾 手続補正書 昭和６０年ｇ月７日 特許庁長官 宇賀道部 殿 １、事件の表示 昭和６０年特許願 第 １１９３２８ 号２、発明の
名称 化合物半導体装置 ＆ 補正をする者 事件との関係 特許出願人 住所 大阪市東区北浜５丁目１５番地名称（２１
３）住友電気工業株式会社 社長 用上哲部 屯代理人 住所 大阪市此花区島屋１丁目１番３号住友電気
工業株式会社内 ７、補正の内容 （１）明細書第４頁第１８行目から明細書第５頁第３行
目の「しかしながら、このような・・・・・が問題とな
る。Ｊを「しかしながら、このような化合物半導体装置
においては、半絶縁性基板の上に基板の格子定数とでき
るだけ等しいチャンネル層を形成させるべく構成されて
おり、しかも現在有用な半絶縁性化合物基板としては、
ＧａＡｓとＩｎＰのみしか存在していないことから、チ
ャンネル層として用いる材料の種類が著しく制限されて
しまう。」と補正する。 （２）明細書第５頁第９行目から明細書第５頁第１０行
目の［］二述の格子−・輪・必要がある。」をｒ−ｈ述
の格子不整合率の絶対値をできるだけ小さくする必要が
ある。」と補正する。 （３）明細書第８頁第５行目から明細書第８頁第６行目
の「高電界印加・・・・・を大きくする。」を１（４）
明細書第８頁第９行目から明細書第１Ｏ行目の「電子供
給層口型不純物を」を「電子供給層にｎ型不純物を」と
補正する。 （５）明細書第９頁第２行目の［（約０．６５Ａ０）」
を［（約６．０５Ａ”）Ｊを補正する。 （６）明細書第９頁第１Ｏ行目の「エビタキー薄膜」を
「エピタキシー薄膜Ｊと補正する。 （７）図面の第１図を別紙のとおり補正する。 第１図
図であり、 第２図は従来の高電子移動度トランジスタの概略断面図
であり、 第３図は化合物半導体におけるエネルギーギャップと格
子常数との関係を示すグラフであり、第４図（ａ）は、
弾性歪のない結晶構造（立方晶結晶）の模式図、第４図
（ｂ）は弾性歪によって正方晶変形した結晶構造の模式
図である。 （主な参照番号） １−ｍ−半絶縁性Ｉｎ Ｐ 基板、２．− エピタキシ
ャルＩｎＡｓ層、３−−− Ｓｉ ドープのエピタキ
シャルＡｊ’ Ａｓ層、４および５−−−ソース電極と
ドレイン電極、６−−−ゲート電極、７および７′１．
・ ＡｕＧｅ Ｎｉ電極を合金化処理した際に周期構造
がこわれ混晶化した領域、８−−−酸化膜、１０−−一
半絶縁性Ｇａ Ａｓ基板、ｌ １−−− Ｇａ Ａｓバ
ッファ層、１２−−− Ｇａ Ａｓチャンネル層、ｌ
３−−−電子供給層、１４−ｍ−高濃度のＰ型不純物を
含有し、大きな電子親和力を有する半導体よりなる層、
１５−ｍ−ゲート電極、１６−−−合金化領域、１７−
−−ソース電極およびドレイン電極、１８．− 二次電
子蓄積層。 、ヂ″：″ 代理人 弁理士 上 代 哲 司゛″′・；”−’ｙ
’Ｌｙ、ｙ’ ＬＡＴＴＩＣＥ Ｃ０Ｎ５ＴＡＮＴ （入）竿３図 Ｘ ： ＩｎＡｓ トＡ＃ＡｓＩ） 牟４図 ５１．やｉｊＡ’：Ｊ’ｌＪＹ ： Ｉｎ
Ａｓ ’ｔ−Ａ／Ａｓ ／）芥シ＋＝ｔｉな方勾 手続補正書 昭和６０年ｇ月７日 特許庁長官 宇賀道部 殿 １、事件の表示 昭和６０年特許願 第 １１９３２８ 号２、発明の
名称 化合物半導体装置 ＆ 補正をする者 事件との関係 特許出願人 住所 大阪市東区北浜５丁目１５番地名称（２１
３）住友電気工業株式会社 社長 用上哲部 屯代理人 住所 大阪市此花区島屋１丁目１番３号住友電気
工業株式会社内 ７、補正の内容 （１）明細書第４頁第１８行目から明細書第５頁第３行
目の「しかしながら、このような・・・・・が問題とな
る。Ｊを「しかしながら、このような化合物半導体装置
においては、半絶縁性基板の上に基板の格子定数とでき
るだけ等しいチャンネル層を形成させるべく構成されて
おり、しかも現在有用な半絶縁性化合物基板としては、
ＧａＡｓとＩｎＰのみしか存在していないことから、チ
ャンネル層として用いる材料の種類が著しく制限されて
しまう。」と補正する。 （２）明細書第５頁第９行目から明細書第５頁第１０行
目の［］二述の格子−・輪・必要がある。」をｒ−ｈ述
の格子不整合率の絶対値をできるだけ小さくする必要が
ある。」と補正する。 （３）明細書第８頁第５行目から明細書第８頁第６行目
の「高電界印加・・・・・を大きくする。」を１（４）
明細書第８頁第９行目から明細書第１Ｏ行目の「電子供
給層口型不純物を」を「電子供給層にｎ型不純物を」と
補正する。 （５）明細書第９頁第２行目の［（約０．６５Ａ０）」
を［（約６．０５Ａ”）Ｊを補正する。 （６）明細書第９頁第１Ｏ行目の「エビタキー薄膜」を
「エピタキシー薄膜Ｊと補正する。 （７）図面の第１図を別紙のとおり補正する。 第１図
Claims (3)
- （１）半絶縁性基板上に多層薄膜構造の動作層を有する
半導体装置において、該動作層がＩｎＡｓ薄膜とｎ型不
純物を添加したＡｌＡｓ薄膜よりなり、夫々を交互に積
層し二次電子の蓄積層をＩｎＡｓ薄膜内に形成すること
を特徴とする化合物半導体装置。 - （２）前記化合物半導体多層薄膜層の全層数は、４〜１
０００層の範囲内にあることを特徴とする特許請求の範
囲第１項記載の化合物半導体装置。 - （３）前記化合物半導体多層薄膜層の各層の厚さは、３
〜１６原子面の範囲内にあることを特徴とする特許請求
の範囲第１項記載の化合物半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11932885A JPS61278168A (ja) | 1985-05-31 | 1985-05-31 | 化合物半導体装置 |
| CA000504069A CA1256590A (en) | 1985-03-15 | 1986-03-13 | Compound semiconductor device with layers having different lattice constants |
| EP86103425A EP0196517B1 (en) | 1985-03-15 | 1986-03-14 | Compound semiconductor device |
| DE8686103425T DE3672360D1 (de) | 1985-03-15 | 1986-03-14 | Verbindungshalbleiterbauelement. |
| AU54742/86A AU577934B2 (en) | 1985-03-15 | 1986-03-14 | Compound semiconductor device |
| KR1019860001897A KR860007745A (ko) | 1985-03-15 | 1986-03-15 | 화합물 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11932885A JPS61278168A (ja) | 1985-05-31 | 1985-05-31 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61278168A true JPS61278168A (ja) | 1986-12-09 |
Family
ID=14758750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11932885A Pending JPS61278168A (ja) | 1985-03-15 | 1985-05-31 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61278168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278857A (ja) * | 2005-03-30 | 2006-10-12 | Ngk Insulators Ltd | 半導体積層構造、半導体素子及び当該半導体素子を用いた装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607121A (ja) * | 1983-06-24 | 1985-01-14 | Nec Corp | 超格子の構造 |
| JPS6028273A (ja) * | 1983-07-26 | 1985-02-13 | Nec Corp | 半導体装置 |
-
1985
- 1985-05-31 JP JP11932885A patent/JPS61278168A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607121A (ja) * | 1983-06-24 | 1985-01-14 | Nec Corp | 超格子の構造 |
| JPS6028273A (ja) * | 1983-07-26 | 1985-02-13 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278857A (ja) * | 2005-03-30 | 2006-10-12 | Ngk Insulators Ltd | 半導体積層構造、半導体素子及び当該半導体素子を用いた装置 |
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