JPS61278168A - 化合物半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は化合物半導体装置に関する。更に詳しくは、電
子が走行する結晶領域と電子を供給する結晶領域とをヘ
テロ接合によって空間的に分離し、電子がドナー不純物
によって散乱されるのをなくすることにより、電子走行
速度を増大させた高電子移動度トランジスタに関する。
子が走行する結晶領域と電子を供給する結晶領域とをヘ
テロ接合によって空間的に分離し、電子がドナー不純物
によって散乱されるのをなくすることにより、電子走行
速度を増大させた高電子移動度トランジスタに関する。
従来の技術
化合物半導体デバイス、特に電子デバイスの製法として
、薄い一様な層の成長、成分元素組成比の制御の容易さ
からエピタキシャル成長方法が一般的に利用されている
。なかでも最近特に注目されている技術として、分子線
エピタキシャル成長方法(以下簡単のためにrMBE成
長法」という)が知られている。例えばW、T、 Ts
ang により日経エレクトロニクス畜808,16
3 (1983)において、MBE成長法並びに薄膜周
期構造を利用したデバイスが詳細に説明されている。こ
のMBE成長法に従えば、結晶成長速度を単原子面レベ
ルで制御することができ(J、P、 van der
Ziel他、J−Appl−phy、 48 (197
7) P4O10)、さらには反射型電子線回折法を併
用すればl原子面の組成をも正確に制御することができ
る( J、 H,Neave他、Appl。
、薄い一様な層の成長、成分元素組成比の制御の容易さ
からエピタキシャル成長方法が一般的に利用されている
。なかでも最近特に注目されている技術として、分子線
エピタキシャル成長方法(以下簡単のためにrMBE成
長法」という)が知られている。例えばW、T、 Ts
ang により日経エレクトロニクス畜808,16
3 (1983)において、MBE成長法並びに薄膜周
期構造を利用したデバイスが詳細に説明されている。こ
のMBE成長法に従えば、結晶成長速度を単原子面レベ
ルで制御することができ(J、P、 van der
Ziel他、J−Appl−phy、 48 (197
7) P4O10)、さらには反射型電子線回折法を併
用すればl原子面の組成をも正確に制御することができ
る( J、 H,Neave他、Appl。
phy、 A31,1 (1983) )。 このよう
なMBE法を用いることにより第2図に示すような高電
子移動度トランジスタ(以下r HEMT J と略す
)を製造することが可能となる。なお、従来の化合物半
導体を用いたマイクロ波素子については、たとえば特開
昭59−4085号および特開昭58−147169号
公報に記されている。
なMBE法を用いることにより第2図に示すような高電
子移動度トランジスタ(以下r HEMT J と略す
)を製造することが可能となる。なお、従来の化合物半
導体を用いたマイクロ波素子については、たとえば特開
昭59−4085号および特開昭58−147169号
公報に記されている。
第2図に示したHEMT構造は、半絶縁性GaAsの基
板10を有し、その基板lOの上には、バッファ層とし
て機能するGa As層11が形成され、更にその上に
、チャンネル層をなすアンドープGaAsJi12が形
成されている。そして、そのGaAs 層12の上に
は、n−Gax AI!1−X As のような高い
不純物濃度の電子供給層13が形成され、その中央には
、高濃度にP型不純物を含有し、大きな電子親和力を有
する半導体よりなる層14が設けられ、そして、その層
14の上にはゲート電極15が形成されている。更に、
層14を挾む電子供給層13の表面領域16は合金化さ
れ、その上にソース及びドレインの電極17が形成され
ている。
板10を有し、その基板lOの上には、バッファ層とし
て機能するGa As層11が形成され、更にその上に
、チャンネル層をなすアンドープGaAsJi12が形
成されている。そして、そのGaAs 層12の上に
は、n−Gax AI!1−X As のような高い
不純物濃度の電子供給層13が形成され、その中央には
、高濃度にP型不純物を含有し、大きな電子親和力を有
する半導体よりなる層14が設けられ、そして、その層
14の上にはゲート電極15が形成されている。更に、
層14を挾む電子供給層13の表面領域16は合金化さ
れ、その上にソース及びドレインの電極17が形成され
ている。
このような半導体装置において、ゲート電極15に適当
なバイアス電圧を印加すると、電子供給層13とチャン
ネル層12との界面におけるチャンネル層12側に二次
電子蓄積層18が形成される。
なバイアス電圧を印加すると、電子供給層13とチャン
ネル層12との界面におけるチャンネル層12側に二次
電子蓄積層18が形成される。
この結果、不純物イオンの少ないチャンネル層lz内の
界面近傍数10A0厚のところを、多量の電子が流れる
ことになる。従って、電子移動度を制限する1つの大き
な要因である不純物イオン散乱が少なく、高移動度を実
現することができる。
界面近傍数10A0厚のところを、多量の電子が流れる
ことになる。従って、電子移動度を制限する1つの大き
な要因である不純物イオン散乱が少なく、高移動度を実
現することができる。
第2図の場合は、Ga As層とGa AlAs 層
の単一へテロ界面シておける電子の蓄積層を利用したも
のであるが、GaAs層とGa AI As 層の複
数のへテロ界面を利用した事例については、R,Din
gle他、Appi@Phys、 Lett、 33,
6B!y(1978)や、T。
の単一へテロ界面シておける電子の蓄積層を利用したも
のであるが、GaAs層とGa AI As 層の複
数のへテロ界面を利用した事例については、R,Din
gle他、Appi@Phys、 Lett、 33,
6B!y(1978)や、T。
J、 Drurrtnond他、J、 Appl、 P
hys、 53 (2) 、 1023(1982)な
どに詳細に述べられている。
hys、 53 (2) 、 1023(1982)な
どに詳細に述べられている。
発明が解決しようとする問題点
しかしながら、このような化合物半導体装置においては
、半絶縁性基板の上にエピタキシャル成長させるチャン
ネル層は約1OOA0と可成り厚く、この層が周期構造
を持つ平面状に成長するには、ヘテロ界面における格子
間隔の整合条件が問題となる。一般にA、B2材料のへ
テロ界面の格子不整合率は次の式で表わされる。
、半絶縁性基板の上にエピタキシャル成長させるチャン
ネル層は約1OOA0と可成り厚く、この層が周期構造
を持つ平面状に成長するには、ヘテロ界面における格子
間隔の整合条件が問題となる。一般にA、B2材料のへ
テロ界面の格子不整合率は次の式で表わされる。
格子不整合率
ヘテロ界面における均一な欠陥のないエピタキシャル層
を成長させるには、上述の格子不整合率を約0.396
以下にで抑える必要がある。この為当然基板が決まれば
エピタキシャル層の組成も決まり、ヘテロ界面における
エネルギーギャップの差を大きくとれないという欠点が
あった。
を成長させるには、上述の格子不整合率を約0.396
以下にで抑える必要がある。この為当然基板が決まれば
エピタキシャル層の組成も決まり、ヘテロ界面における
エネルギーギャップの差を大きくとれないという欠点が
あった。
第3図は主要な化合物半導体についてエネルギーギャッ
プと格子定数との関係を示しkものである。
プと格子定数との関係を示しkものである。
半絶縁性基板としてはGa As基板とInP基板のみ
しか存在しないなめ、その上にエピタキシャル成長層と
の界面ならびにチャンネル層と電子供給層とのへテロ界
面の両方において格子整合をとるためには、前者に対し
てはGa Asチャンネル層とGax Al +−x
AsまたはAI As電子供給層、後者に対してはI
n o、ss Ga O,47Asチャンネル層とIn
(1,sg Gao4sAs 電子供給層を形成した
構造が採用されている。
しか存在しないなめ、その上にエピタキシャル成長層と
の界面ならびにチャンネル層と電子供給層とのへテロ界
面の両方において格子整合をとるためには、前者に対し
てはGa Asチャンネル層とGax Al +−x
AsまたはAI As電子供給層、後者に対してはI
n o、ss Ga O,47Asチャンネル層とIn
(1,sg Gao4sAs 電子供給層を形成した
構造が採用されている。
しかしながらチャンネル層をGaAs、 電子供給層
をkl Asとした場合、第3図からも明らかなように
両者のへテロ界面におけるエネルギーギャップの差は、
約0.7eVにしかならない。
をkl Asとした場合、第3図からも明らかなように
両者のへテロ界面におけるエネルギーギャップの差は、
約0.7eVにしかならない。
実際のへテロ界面における伝導体のエネルギー不連続の
大きさは、エネルギーギャップの差にDingle
則と呼ばれる補正係数を乗じたものとなるが、この値が
小さいことは前述のチャンネル層における二次電子蓄積
層への電子の閉じ込め効果が減少し、二次電子蓄積層形
成の度合が低くなり、ひいてはへテロ界面における電子
移動度の低下をもたらす欠点があった。特に二次元電子
蓄積層における電子移動度の減少は低温から室温に近ず
くに従って顕著に現われる。
大きさは、エネルギーギャップの差にDingle
則と呼ばれる補正係数を乗じたものとなるが、この値が
小さいことは前述のチャンネル層における二次電子蓄積
層への電子の閉じ込め効果が減少し、二次電子蓄積層形
成の度合が低くなり、ひいてはへテロ界面における電子
移動度の低下をもたらす欠点があった。特に二次元電子
蓄積層における電子移動度の減少は低温から室温に近ず
くに従って顕著に現われる。
本発明は、上述の室温における二次元電子蓄積層内への
電子の閉じ込め効果の減少を抑制して、室温においても
、高い電子移動度を有するヘテロ界面を形成するための
化合物半導体装置を提供せんとするものである。
電子の閉じ込め効果の減少を抑制して、室温においても
、高い電子移動度を有するヘテロ界面を形成するための
化合物半導体装置を提供せんとするものである。
問題点を解決するための手段
MBE成長法または有機金属成長法などを用いると、格
子定数の異なる化合物半導体薄膜を、その薄膜内に転位
などの欠陥を導入することなく、エピタキシャル成長さ
せることが可能である。また、格子定数の異なる化合物
半導体を、転位などの欠陥が入らない程度に薄くエピタ
キシャル成長させた場合、その界面近傍では弾性歪によ
り結晶格子が正方晶変形していることが、J、A、P、
45. Jff9 。
子定数の異なる化合物半導体薄膜を、その薄膜内に転位
などの欠陥を導入することなく、エピタキシャル成長さ
せることが可能である。また、格子定数の異なる化合物
半導体を、転位などの欠陥が入らない程度に薄くエピタ
キシャル成長させた場合、その界面近傍では弾性歪によ
り結晶格子が正方晶変形していることが、J、A、P、
45. Jff9 。
(1974) 8789などに記述されている。
以上の知見に基づき、本発明者は次の提案を行なうもの
である。
である。
(1)チャンネル層と電子供給層とのへテロ界面におけ
るエネルギーギャップの差を大きくなる材料を選ぶため
、従来技術の格子不整合率を低く抑えるという制約をは
ずす。
るエネルギーギャップの差を大きくなる材料を選ぶため
、従来技術の格子不整合率を低く抑えるという制約をは
ずす。
(2)格子不整合率が大きな場合、エピタキシャル層を
薄くシ、転位などの欠陥が入らないようにする。
薄くシ、転位などの欠陥が入らないようにする。
(3)薄膜を利用した場合の電流容量増大には、薄膜の
積層構造とする。
積層構造とする。
(4)界面近傍の弾性歪に基づく、結晶格子の正方晶変
形をチャンネル層に応用し、高電界印加状態での電子の
移動度を大きくする。
形をチャンネル層に応用し、高電界印加状態での電子の
移動度を大きくする。
のようにすれば、室温においても高電子移動度の化合物
半導体装置が得られる。
半導体装置が得られる。
以上からチャンネル層にInAsを電子供給層n型不純
物を添加したAI!Asを選択した場合、第3図から明
らかなようにエネルギーギャップの差は約1.8eV
であり、従来のGa As−Aj7 Asの約0.7e
V に対し、はるかに大きな値をとり得る。このため室
温における二次元電子蓄積層内への電子の閉じ込め効果
の減少を抑制することが可能となる。
物を添加したAI!Asを選択した場合、第3図から明
らかなようにエネルギーギャップの差は約1.8eV
であり、従来のGa As−Aj7 Asの約0.7e
V に対し、はるかに大きな値をとり得る。このため室
温における二次元電子蓄積層内への電子の閉じ込め効果
の減少を抑制することが可能となる。
次にInAsとAj’ Asの格子不整合率は約7%で
あるが、この場合各層の厚みが約50^(原子面数にす
るとInAsの場合は約16原子面A/ Asの場合は
約18原子面)迄であれば、格子不整転位を導入するこ
となく、InAsとA/ Asを交互に積層させること
が実現可能である。
あるが、この場合各層の厚みが約50^(原子面数にす
るとInAsの場合は約16原子面A/ Asの場合は
約18原子面)迄であれば、格子不整転位を導入するこ
となく、InAsとA/ Asを交互に積層させること
が実現可能である。
更にIn Asの格子定数(約0.65A)は、At
Asの格子定数(約5.65A) )ζ比べて大きいこ
とから、両者の界面近傍においては、弾性歪のために、
InAs 結晶内の原子配列は、第4図に示す如く、
本来の弾性歪の存在しないときの構造である第4図(a
)とは異なり、第4図(b)のように結晶格子が弾性的
に正方晶変形することになる。この際n型の不純物をA
lAsに添加して電子供給層を作りInAsをチャンネ
ル層として交互にエビタキー薄1漢を積層すれば、二次
元電子蓄積層をInAs内に形成できる。この二次元電
子蓄積層はへテロ界面と平行であり、その中を走行する
電子はX方向に進行する。Y方向の原子振動による格子
散乱の度合は、弾性歪の存在しない第4図(a)の場合
に比べ、第4図(b)のように弾性歪のためY方向の原
子間隔が広がっている方が小さくなる。この結果室温に
おける電子の散乱機構である格子散乱をも低減すること
ができ、ひいては高電子移動度のデバイスが実現できる
。
Asの格子定数(約5.65A) )ζ比べて大きいこ
とから、両者の界面近傍においては、弾性歪のために、
InAs 結晶内の原子配列は、第4図に示す如く、
本来の弾性歪の存在しないときの構造である第4図(a
)とは異なり、第4図(b)のように結晶格子が弾性的
に正方晶変形することになる。この際n型の不純物をA
lAsに添加して電子供給層を作りInAsをチャンネ
ル層として交互にエビタキー薄1漢を積層すれば、二次
元電子蓄積層をInAs内に形成できる。この二次元電
子蓄積層はへテロ界面と平行であり、その中を走行する
電子はX方向に進行する。Y方向の原子振動による格子
散乱の度合は、弾性歪の存在しない第4図(a)の場合
に比べ、第4図(b)のように弾性歪のためY方向の原
子間隔が広がっている方が小さくなる。この結果室温に
おける電子の散乱機構である格子散乱をも低減すること
ができ、ひいては高電子移動度のデバイスが実現できる
。
実施例
第1図は、本発明による化合物半導体装置の一実施態様
である電界効果トランジスタ(以下[FETJ と略
す)の概略断面図である。
である電界効果トランジスタ(以下[FETJ と略
す)の概略断面図である。
第1図に示すFETは、半絶縁性InP基板1上にMB
E成長法を用いて形成されたInAs層(4OA厚)2
と、AA’ As層(40久)3とを交互に積層させた
構造のチャンネル層を有している。AlAs層には、n
型不純物としてSi がドーピングされている。各層
数はInAs層、AI!As層とも各20層づつ形成さ
れており、チャンネル層の厚みは0.16μmである。
E成長法を用いて形成されたInAs層(4OA厚)2
と、AA’ As層(40久)3とを交互に積層させた
構造のチャンネル層を有している。AlAs層には、n
型不純物としてSi がドーピングされている。各層
数はInAs層、AI!As層とも各20層づつ形成さ
れており、チャンネル層の厚みは0.16μmである。
キャリア密度は、InAs層(ノンドープ)が約8 X
101−「3. AA’ As層が1X101’7c
IIt−3である。
101−「3. AA’ As層が1X101’7c
IIt−3である。
MBE成長法を用いて形成されたエピタキシャル層の最
表面には、Au Ge Ni 合金を用いて、チャン
ネル層との間にオーミック接合を形成するようにソース
電極4ならびにドレイン電極5が設けられている。オー
ミック接合を形成する際にはAuGe Ni合金を蒸着
した後、400℃で合金化処理を行なった。その際にA
uとGe原子がチャンネル層内に拡散し、その拡散した
領域7.7′においてはInAsとkl Asの周期構
造が破壊され、I n O,51sJO,sAs の
混晶となるため、容易に電極とオーミック接合を形成す
ることができる。更にMBE成長法により形成したエピ
タキシャル層の最表面には、部分的に酸化膜8を形成し
た後kl を蒸着することによって、試料最表面にゲ
ート電極6が設けられている。
表面には、Au Ge Ni 合金を用いて、チャン
ネル層との間にオーミック接合を形成するようにソース
電極4ならびにドレイン電極5が設けられている。オー
ミック接合を形成する際にはAuGe Ni合金を蒸着
した後、400℃で合金化処理を行なった。その際にA
uとGe原子がチャンネル層内に拡散し、その拡散した
領域7.7′においてはInAsとkl Asの周期構
造が破壊され、I n O,51sJO,sAs の
混晶となるため、容易に電極とオーミック接合を形成す
ることができる。更にMBE成長法により形成したエピ
タキシャル層の最表面には、部分的に酸化膜8を形成し
た後kl を蒸着することによって、試料最表面にゲ
ート電極6が設けられている。
以上のようなFETの構造において、InAs層は第4
図(b)のように結晶構造が弾性的に正方晶変形してお
り、またInAsとAI Asの界面には、従来のHE
MT Ga As −Gax Al!1−>(As系よ
りも大きなエネルギ不連続が存在しており、かつkl
As層のみにSi がドーピングされていることによ
り、室温においても従来のGa As −Gax AA
’ t−xAs系に比べて、閉じ込め効果の大きい二次
元電子蓄積層がInAs層のみに形成されている。
図(b)のように結晶構造が弾性的に正方晶変形してお
り、またInAsとAI Asの界面には、従来のHE
MT Ga As −Gax Al!1−>(As系よ
りも大きなエネルギ不連続が存在しており、かつkl
As層のみにSi がドーピングされていることによ
り、室温においても従来のGa As −Gax AA
’ t−xAs系に比べて、閉じ込め効果の大きい二次
元電子蓄積層がInAs層のみに形成されている。
このようなFET構造において、ゲート電極に加える電
圧を制御することにより、ゲート電極下の0.16μm
厚のチャンネル層の空乏化の度合を制御することができ
、従来のGa As −Gax A77t−xAs系を
用いたFETに比べて、室温でのスイッチング速度の良
好なFETが得られた。
圧を制御することにより、ゲート電極下の0.16μm
厚のチャンネル層の空乏化の度合を制御することができ
、従来のGa As −Gax A77t−xAs系を
用いたFETに比べて、室温でのスイッチング速度の良
好なFETが得られた。
発明の効果
本発明の化合物半導体装置によれば、InAsとAI!
Asの薄膜層を交互に積層し、AI Asにn型不純物
を添加することにより弾性的に正方晶変形しているIn
As側に二次元電子蓄積層を形成することができる。
Asの薄膜層を交互に積層し、AI Asにn型不純物
を添加することにより弾性的に正方晶変形しているIn
As側に二次元電子蓄積層を形成することができる。
InAsとkl Asとのエネルギーギャップ差は、従
来のGaAsとGax AJ’x−xAS とのエネ
ルギーギャップ差に比べて大きいため、室温においても
二次元電子蓄積層への電子の閉じこめ効果が大きく、か
つ不純物散乱の少ない二次元電子蓄積層を走行する電子
数が増加し電子移動度が増大する。またInAsの格子
定数はAI!Asよりも著しく大きいため、InAs層
に弾性的な正方晶変形を生じ、InAs層内に形成され
た二次電子蓄積層を界面に平行な方向に電子が移動する
際の格子散乱が減少し、この効果によっても電子移動度
が増大する。したがって従来の化合物半導体装置に比較
して、高速に動作する半導体装置が実現できる。
来のGaAsとGax AJ’x−xAS とのエネ
ルギーギャップ差に比べて大きいため、室温においても
二次元電子蓄積層への電子の閉じこめ効果が大きく、か
つ不純物散乱の少ない二次元電子蓄積層を走行する電子
数が増加し電子移動度が増大する。またInAsの格子
定数はAI!Asよりも著しく大きいため、InAs層
に弾性的な正方晶変形を生じ、InAs層内に形成され
た二次電子蓄積層を界面に平行な方向に電子が移動する
際の格子散乱が減少し、この効果によっても電子移動度
が増大する。したがって従来の化合物半導体装置に比較
して、高速に動作する半導体装置が実現できる。
第1図は本発明の装置の好ましい1態様を示す概略断面
図であり、 第2図は従来の高電子移動度トランジスタの概略断面図
であり、 第3図は化合物半導体におけるエネルギーギャップと格
子常数との関係を示すグラフであり、第4図(a)は、
弾性歪のない結晶構造(立方晶結晶)の模式図、第4図
(b)は弾性歪によって正方晶変形した結晶構造の模式
図である。 (主な参照番号) 1−m−半絶縁性In P 基板、2.− エピタキシ
ャルInAs層、3−−− Si ドープのエピタキ
シャルAj’ As層、4および5−−−ソース電極と
ドレイン電極、6−−−ゲート電極、7および7′1.
・ AuGe Ni電極を合金化処理した際に周期構造
がこわれ混晶化した領域、8−−−酸化膜、10−−一
半絶縁性Ga As基板、l 1−−− Ga Asバ
ッファ層、12−−− Ga Asチャンネル層、l
3−−−電子供給層、14−m−高濃度のP型不純物を
含有し、大きな電子親和力を有する半導体よりなる層、
15−m−ゲート電極、16−−−合金化領域、17−
−−ソース電極およびドレイン電極、18.− 二次電
子蓄積層。 、ヂ″:″ 代理人 弁理士 上 代 哲 司゛″′・;”−’y
’Ly、y’ LATTICE C0N5TANT (入)竿3図 X : InAs トA#AsI) 牟4図 51.やijA’:J’lJY : In
As ’t−A/As /)芥シ+=tiな方勾 手続補正書 昭和60年g月7日 特許庁長官 宇賀道部 殿 1、事件の表示 昭和60年特許願 第 119328 号2、発明の
名称 化合物半導体装置 & 補正をする者 事件との関係 特許出願人 住所 大阪市東区北浜5丁目15番地名称(21
3)住友電気工業株式会社 社長 用上哲部 屯代理人 住所 大阪市此花区島屋1丁目1番3号住友電気
工業株式会社内 7、補正の内容 (1)明細書第4頁第18行目から明細書第5頁第3行
目の「しかしながら、このような・・・・・が問題とな
る。Jを「しかしながら、このような化合物半導体装置
においては、半絶縁性基板の上に基板の格子定数とでき
るだけ等しいチャンネル層を形成させるべく構成されて
おり、しかも現在有用な半絶縁性化合物基板としては、
GaAsとInPのみしか存在していないことから、チ
ャンネル層として用いる材料の種類が著しく制限されて
しまう。」と補正する。 (2)明細書第5頁第9行目から明細書第5頁第10行
目の[]二述の格子−・輪・必要がある。」をr−h述
の格子不整合率の絶対値をできるだけ小さくする必要が
ある。」と補正する。 (3)明細書第8頁第5行目から明細書第8頁第6行目
の「高電界印加・・・・・を大きくする。」を1(4)
明細書第8頁第9行目から明細書第1O行目の「電子供
給層口型不純物を」を「電子供給層にn型不純物を」と
補正する。 (5)明細書第9頁第2行目の[(約0.65A0)」
を[(約6.05A”)Jを補正する。 (6)明細書第9頁第1O行目の「エビタキー薄膜」を
「エピタキシー薄膜Jと補正する。 (7)図面の第1図を別紙のとおり補正する。 第1図
図であり、 第2図は従来の高電子移動度トランジスタの概略断面図
であり、 第3図は化合物半導体におけるエネルギーギャップと格
子常数との関係を示すグラフであり、第4図(a)は、
弾性歪のない結晶構造(立方晶結晶)の模式図、第4図
(b)は弾性歪によって正方晶変形した結晶構造の模式
図である。 (主な参照番号) 1−m−半絶縁性In P 基板、2.− エピタキシ
ャルInAs層、3−−− Si ドープのエピタキ
シャルAj’ As層、4および5−−−ソース電極と
ドレイン電極、6−−−ゲート電極、7および7′1.
・ AuGe Ni電極を合金化処理した際に周期構造
がこわれ混晶化した領域、8−−−酸化膜、10−−一
半絶縁性Ga As基板、l 1−−− Ga Asバ
ッファ層、12−−− Ga Asチャンネル層、l
3−−−電子供給層、14−m−高濃度のP型不純物を
含有し、大きな電子親和力を有する半導体よりなる層、
15−m−ゲート電極、16−−−合金化領域、17−
−−ソース電極およびドレイン電極、18.− 二次電
子蓄積層。 、ヂ″:″ 代理人 弁理士 上 代 哲 司゛″′・;”−’y
’Ly、y’ LATTICE C0N5TANT (入)竿3図 X : InAs トA#AsI) 牟4図 51.やijA’:J’lJY : In
As ’t−A/As /)芥シ+=tiな方勾 手続補正書 昭和60年g月7日 特許庁長官 宇賀道部 殿 1、事件の表示 昭和60年特許願 第 119328 号2、発明の
名称 化合物半導体装置 & 補正をする者 事件との関係 特許出願人 住所 大阪市東区北浜5丁目15番地名称(21
3)住友電気工業株式会社 社長 用上哲部 屯代理人 住所 大阪市此花区島屋1丁目1番3号住友電気
工業株式会社内 7、補正の内容 (1)明細書第4頁第18行目から明細書第5頁第3行
目の「しかしながら、このような・・・・・が問題とな
る。Jを「しかしながら、このような化合物半導体装置
においては、半絶縁性基板の上に基板の格子定数とでき
るだけ等しいチャンネル層を形成させるべく構成されて
おり、しかも現在有用な半絶縁性化合物基板としては、
GaAsとInPのみしか存在していないことから、チ
ャンネル層として用いる材料の種類が著しく制限されて
しまう。」と補正する。 (2)明細書第5頁第9行目から明細書第5頁第10行
目の[]二述の格子−・輪・必要がある。」をr−h述
の格子不整合率の絶対値をできるだけ小さくする必要が
ある。」と補正する。 (3)明細書第8頁第5行目から明細書第8頁第6行目
の「高電界印加・・・・・を大きくする。」を1(4)
明細書第8頁第9行目から明細書第1O行目の「電子供
給層口型不純物を」を「電子供給層にn型不純物を」と
補正する。 (5)明細書第9頁第2行目の[(約0.65A0)」
を[(約6.05A”)Jを補正する。 (6)明細書第9頁第1O行目の「エビタキー薄膜」を
「エピタキシー薄膜Jと補正する。 (7)図面の第1図を別紙のとおり補正する。 第1図
Claims (3)
- (1)半絶縁性基板上に多層薄膜構造の動作層を有する
半導体装置において、該動作層がInAs薄膜とn型不
純物を添加したAlAs薄膜よりなり、夫々を交互に積
層し二次電子の蓄積層をInAs薄膜内に形成すること
を特徴とする化合物半導体装置。 - (2)前記化合物半導体多層薄膜層の全層数は、4〜1
000層の範囲内にあることを特徴とする特許請求の範
囲第1項記載の化合物半導体装置。 - (3)前記化合物半導体多層薄膜層の各層の厚さは、3
〜16原子面の範囲内にあることを特徴とする特許請求
の範囲第1項記載の化合物半導体装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11932885A JPS61278168A (ja) | 1985-05-31 | 1985-05-31 | 化合物半導体装置 |
CA000504069A CA1256590A (en) | 1985-03-15 | 1986-03-13 | Compound semiconductor device with layers having different lattice constants |
EP86103425A EP0196517B1 (en) | 1985-03-15 | 1986-03-14 | Compound semiconductor device |
DE8686103425T DE3672360D1 (de) | 1985-03-15 | 1986-03-14 | Verbindungshalbleiterbauelement. |
AU54742/86A AU577934B2 (en) | 1985-03-15 | 1986-03-14 | Compound semiconductor device |
KR1019860001897A KR860007745A (ko) | 1985-03-15 | 1986-03-15 | 화합물 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11932885A JPS61278168A (ja) | 1985-05-31 | 1985-05-31 | 化合物半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61278168A true JPS61278168A (ja) | 1986-12-09 |
Family
ID=14758750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11932885A Pending JPS61278168A (ja) | 1985-03-15 | 1985-05-31 | 化合物半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61278168A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006278857A (ja) * | 2005-03-30 | 2006-10-12 | Ngk Insulators Ltd | 半導体積層構造、半導体素子及び当該半導体素子を用いた装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS607121A (ja) * | 1983-06-24 | 1985-01-14 | Nec Corp | 超格子の構造 |
JPS6028273A (ja) * | 1983-07-26 | 1985-02-13 | Nec Corp | 半導体装置 |
-
1985
- 1985-05-31 JP JP11932885A patent/JPS61278168A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS607121A (ja) * | 1983-06-24 | 1985-01-14 | Nec Corp | 超格子の構造 |
JPS6028273A (ja) * | 1983-07-26 | 1985-02-13 | Nec Corp | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006278857A (ja) * | 2005-03-30 | 2006-10-12 | Ngk Insulators Ltd | 半導体積層構造、半導体素子及び当該半導体素子を用いた装置 |
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