JPS61277929A - エレクトロクロミツク表示素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電気化学的酸化還元反応により１着消色を示す
エレクトロクロミック表示素子に関し、更に詳しくは表
示画素ごとに薄膜トランジスタを付加してなるアクティ
ブマトリクス駆動型のエレクトロクロミック表示素子に
関するものである。

［従来の技術１ エレクトロクロミック表示素子は、第２図に示す構成を
有し、ガラス、プラスチック等の透明基板ｌの上に形成
された透明電極２およびエレクトロクロミック物質３よ
り成る表示電極基板と凹部を有する基板４上に形成され
た電極５と対向電極６より成るガラス、プラスチック。

セラミック、金属等の対向電極基板とを対向配置させ、
これら両基板間に電解質７と、必要により背景板８とを
封入して得られる。

このような表示−非岑は、対向電極に対して。

表示電極を負（または正）にして電圧を印加すると、エ
レクトロクロミック物質は、還元（または酸化）されて
着色状態となる。これとは逆に、対向電極に対して、表
示電極を正（または負）にして電圧を印加すると１表示
は消去状態にもどる。

第３図はエレクトロクロミック物質である非晶質酸化タ
ングステン薄膜を用いた表示素子の着、消色の応答時間
と、印加電圧との関係を示すものである。　８ｍ　Ｃ／
ｃｔｎ’の着色電荷密度に対して、−１，０Ｖから−２
，２Ｖの負の電圧印加により。

非晶質酸化タングステン薄膜が透明の状態から青色へと
変化する速さは、通常５００■ｓｅｃから５０ｍ５ｅｃ
の範囲である。また、−０，２Ｖから＋１．０Ｖの電圧
印加によりこれを消去する時の速さは、通常３００ｍａ
ｅｃから５０ｓ＋ｓａｃの範囲の値をとる。

ここで、着色時の応答時間が無限大となる電圧ＶＯＯは
１着色状態にある非晶質酸化タングステン薄膜の持つ起
電力により、外部から印加した電圧Ｖ（Ｘ）とエレクト
ロク扇ツク表示素子の示す逆起電力とがつり合う状態に
対応している。

エレクトロクロミック材料が一般に示すこの起電力は１
着色の程度と共に増大する。エレクトロクロミック表示
素子を用いて１時分側駆動を行なう場合に、この起電力
が大きな障碍となっている。すなわち、着色状態にある
表示画素と、消色状態にある表示画素とが、ＸＹマトリ
ックス型の電極配置において、互いに接続されている場
合には、着色状態の表示画素から消色状態の表示画素へ
と電荷の移動が起き、両者が共に中間的な着色状態へと
変化する。

こうした、エレクトロクロミック表示素子の持つ基本的
な欠点を補い、時分割駆動によるドツトマトリックス型
の表示装置を得る方法として、表示画素ごとにトランジ
スタなどのｔｒｓ動素子を付加する方法が知られている
。第４図において、　１１は行電極、　１２は列電極、
１３は表示画素、１４はトランジスタを示す、かかる表
示画素を駆動するには、行電極を１９インごとに駆動し
、この時選択されたライン上の表示画素の対応する列電
極には、同時に表示画素の着色又は消色に対応した信号
が印加される。

一方、各画素にトランジスタを１個ずつ付加し、線順次
走査により書き込んだり、消去したりする場合は、走査
ライン数が増加すると、エレクトロクロミック材料の応
答が遅いため。

全画素を表示するのに時間がかかるようになる。これを
克服するために、第５図で示すように各画素にトランジ
スタを２個ずつ付加し、第１のトランジスタ１５のドレ
イン電極を第２のトランジスタ１Ｂのゲート電極に接続
し、第１のトランジスタを高速でアドレスして。

ｔＪＩＪ２のトランジスタのゲート電位を制御し。

これで第２のトランジスタのＯＮ、ＯＦＦを決めたあと
、パワーパスライン１７に接続されたパワーライン１Ｂ
に電圧を印加して全画面を同時に表示する所謂面順次駆
動が考案されている。この方式では、動作方法からも分
るように同上！着消色することはできない。

いずれにしろ表示容量の多いドツトマトリクス表示をエ
レクトロクロミック表示素子を用いて行なう場合は、各
表示画素に少なくとも１個のトランジスタが必要になる
。このトランジスタは単結晶やガラス基板の上に形成さ
れるが、サイズの制約がなく、コスト面でも有利なガラ
ス基板上に形成される例が多い、半導体層としては、プ
ラズマＣＶＤ法による非晶質シリコンあるいは減圧ＣＶ
Ｄ法による多結晶シリコンなどが用いられる。

トランジスタのソース電極、ゲート電極、ドレイン電極
は、低抵抗でエツチングの容易なアルミニウムが主に利
用されている０表示画素電極は１通常スズをドーピング
した酸化インジウム（ＩＴＯ）で形成され、　Ｓｉ３Ｎ
４．５ｉ０２　、５ｉＯＮなどの絶縁膜にあけられたコ
ンタクトホールを通してドレイン電極と接続されている
０表示画素電極の上には酸化タングステン、酸化モリブ
デンなどのエレクトロクロミック材料が形成される。

各画素にこのような薄膜トランジスタを組み込んだ表示
電極基板と対向電極を組み込んだ対向電極基板とを対向
配置させシールしたあと、過塩素酸リチウムなどのリチ
ウム塩を炭酸プロピレンなどの非水溶媒に溶解した電解
液を注入してドツトマトリクス表示可能なエレクトロク
ロミック表示素子が作製される。

［発明の解決しようとする闇題点］ ドツトマトリクス型のエレクトロクロミック表示をする
方法には、各表示画素を個別に動作させるスタティック
方式か、薄膜トランジスタなどのスイッチング素子を利
用するアクティブ方式の二通りがある。前者はリード取
り出しの数が多くなるため、表示容量の点で限界がある
。後者の方式は表示容量につい（は問題ない、しかし電
荷制御型の素子であるエレクトロクロミック表示素子で
は１画素の着消色に時間ががかるため、１画素に１個の
トランジスタでは操作ライン数が多い場合に全画面を表
示するだめの時間が長くな丞すいう問題がある。このた
め各画素に２個のトランジスタを付加して面順次駆動す
る方式が考案されている。

各画素に２個のトランジスタを付加するダブルトランジ
スタ方式では第５図に示すように第１のトランジスタの
ドレイン電極と第２のトランジスタのゲート電極を電気
的に接続する必要が生じる。これをなすために層間絶縁
膜にコンタクトホールをあけることになるが、この工程
で居間絶縁膜に発生するピンホールが原因となり、その
後に堆積する配線と絶縁膜の下に既に形成しである配線
間で短絡が多発するという問題点を有していた。

この短絡欠陥の単位面積当りの確率は１元来層間絶縁膜
が有しているピンホールによる欠陥の確率より１桁〜３
桁程度大きいことが確かめられている。従って、短絡欠
陥の多いのはフォトレジストの欠陥に起因したものであ
ると考えられている。いずれにしても第１のトランジス
タのドレイン電極と第２のトランジスタのゲート電極を
確実につなぐことｊ、層間の短絡がなく、シっかりと絶
縁がとれる構造及び製法が強く求められている。

［問題点を解決するための手段］ 本発明は、前述の問題点を解決すべくなされたもので、
絶縁性基板上に形成された複数個のエレクトロクロミッ
ク表示画素と、この表示画素ごとに付加された２個の薄
膜トランジスタを有し、該２個の薄膜トランジスタのう
ち第１の薄膜トランジスタのドレイン電極と第２の薄膜
トランジスタのゲート電極とが互いに電気的に接続され
ており、さらに第２の薄膜トランジスタのドレイン電極
はエレクトロクロミック表示画素に接続されているエレ
クトロクロミック表示素子において、ゲート電極に対す
るソース電極とドレイン電極の基板からみた位置関係が
、第１の薄膜トランジスタと第２のＳ膜トランジスタで
異なることを特徴とするエレクトロクロミック表示素子
を提供するものである。

薄膜トランジスタの構造としては、ゲート電の位置関係
により、第６図（ａ）〜（ｄ）に示すように４種類の構
造があり、（ａ）コープレーナ型、（ｂ）スタガー型及
びこれらの反転構造の（Ｃ）逆コープレーナ型、（ｄ）
逆スタガー型がある。なおこれらの図中３９はゲート電
極、４０はソース電極、４１はドレイン電極、４２は半
導体層を示している。

本発明では、第１の薄膜トランジスタのドレイン電極と
第２のＶｉｖトランジスタのゲート電極を電気的に接続
しているため、これらの２個のＱｌｌｉ）ランジスタの
ゲート電極に対するソース電極とドレイン電極の位置関
係を逆にするものであり、具体的には薄膜トランジスタ
の組み合せとしては（ａ）と（Ｃ）、（ａ）と（ｄ）及
び（ｂ）と（Ｃ）、（ｂ）と（ｄ）の４種類があり、他
のプロセス条件との兼ねあいで適当に選択することがで
き、いずれを第１の簿膜トランジスタとしてもよい０例
えば、第１の薄膜トランジスタをコープレーナ型とすれ
ば、第２の薄膜トランジスタは逆ｔ−にコープレーナ型
か逆スタガー型にし、第１のｖｉｓトランジスタを逆ス
タガー型とすれば、第２の薄膜トランジスタはコープレ
ーナ型かスタガー型とされればよい。

なお、半導体層に非晶質シリコンを用い、一方の半導体
層、特には第２の％ｊｇ）ランシフタの半導体層をレー
ザー等により再結晶化させて多結晶シリコンとして利用
する場合には、再結晶化する半導体層を有する薄膜トラ
ンジスタをコーブレーナ型となるようにすることが製造
プロセス上有利となる。

ｔ５１図（ａ）〜（Ｃ）は本発明のエレクトロクロミッ
ク表示素子の代表例の１画素の拡大平面図（ａ）とその
ＡＡ’面断面図（ｂ）と　ＢＢ′面断面図（Ｃ）を示す
。

図において、２１は第２のトランジスタの半導体層、２
２はゲートライン、２３は第１のトランジスタのゲート
電極、２４は第２のトランジスタのソース電極、２５は
第２のトランジスタのドレイン電極、２８はパワーライ
ン、２７は層間絶縁膜、２８は第１のト」（ンジスタの
半導体層、２８はソースライン、３０は第１のトランジ
スタのソース電極、３１は第１のトランジスタのドレイ
ン電極、３２は第２のトランジスタのゲート電極、３３
は第２のトランジスタのドレイン電極と表示画素電極と
のコンタクトホール、３４はパワーラインとパワーパス
ラインとのコンタクトホール、３５は表示画素電極、３
Ｂはパワーラインとパワーパスラインとのコンタクト部
分、３７はパー、シベーション膜、３８はエレクトロク
ロミック物質を示している。

図からも明らかなように、第１のトランジスタのドレイ
ン電極３１が、第２のトランジスタのゲート電極と電気
的に接続されており、第２のトランジスタのドレイン電
極２５が表示画素電極３５と電気的に接続されており、
かつこの例においては、第１のトランジスタが逆スタガ
ー構造であり、ゲート電極２３がソース電極３０とドレ
イン電極３１に対して下側にあり、第２のトランジスタ
がコープレーナ構造であり、ゲート電極３２がソース電
極２４とドレ」電極２５よりも上側にある。

このように、ｉｌのトランジスタのゲート電極に対する
ソース電極、ドレイン電極の位置関係を、第２のトラン
ジスタのゲート電極に対するソース電極、ドレイン電極
の位置関係と逆にすることにより、第１のトランジスタ
のドレイン電極と第２のトランジスタのゲート電極とを
コタクトホールを使用せずに直接電気接続でき、信頼性
が向上する。

薄膜トランジスタの半導体層としては特に限定されない
が、非晶質シリコン、多結晶シリコン、　ＣｄＳｅなど
が主に用いられる０Ｍ間絶縁膜として、　５ｉ０２．５
ｉｉ４．５ｉＯＮなどが、配線材料としてはＡＩ、　Ｃ
ｒ、Ｎｉ、　Ｎｏ、　Ｔａ　　等の金属が使われる。

本発明のエレクトロクロミック物質としては、特に限定
されるものではないが、非晶質醸化タングステン、酸化
モリブデン、酸化バナジウム、酸化チタニウム、酸化ニ
オビウム、酸化イリジウムなどの酸化物や、こ視且の複
合体からなるもの、あるいは、有機ビオロゲン化合物、
希土類シフタロジアニン、プルシアンブルー等の遷移金
属の混合原子価錯体、ポリチオフェン・ポリピロール等
の導電性高分子材料が用いられる。

電解質は固体電解質、電解液とも利用が可能であり、用
途に応じて使いわけられる。固体電解質の例としては、
　Ｓｉｎ、　５ｉ０２．　ＣａＦ２．　ＭｇＦ２゜Ｚｒ
Ｏ２、丁ａ２０５等の無機絶縁材料の多孔質体と、これ
に吸蔵された水分とからなる薄膜、β−Ａ１２０３．Ｒ
ｂＡｇ４１ｓ、　Ｌｉ３Ｎ　等ニ代表すｔＬルー’！Ｈ
ＩＭ　イオン導電体材料およびイオン導電性ポリマーが
挙げられ、電解液としては各種の無Ｊａ酸、有機酸や、
ＬｉＣｌ０ａ、　ＬｉＢＦａ、　ＬｉＡｌＣｌ４．　Ｌ
ｉＰＦ６．ＬｉＡｓＦ６などの塩をプロピレンカーボネ
ート、γ−ブチロラクトン、アセトニトリル等に溶解さ
せて得られる非水電解液が用いられ得る。

対向電極、背景板、対向電極基板等は、公知の材料、形
状のものが使用できる。

対向電極としては、カーボンあるいはカニ弧ンにＭｎＯ
２などの減極剤を加えたもの、背景板としては多孔質セ
ラミックス板、対向電極としてはガラス、セラミックス
、プラスチックなどが使われる。

［作用］ 本発明は、１画素に２つのトランジスタを有するダブル
トランジスタ型のエレクトロクロミック表示素子におい
て第１のトランジスタと第２のトランジスタの構造の組
合せを適当に選ぶことによって、具体的にはコープレー
ナ型と逆スタガー型、コープレーナ型と逆コープレーナ
型、スタガー型と逆スタガー型、及びスタガー型と逆コ
ープレーナ型といった組合せをすることにより、第１の
トランジスタのドレイン電極と第２のトランジスタのゲ
ート車種を同時形成することを特徴としている０組合せ
可能なトランジスタ構造は第６図より明らかなように基
板に対してゲート電極及びソース電極とドレイン電極の
積層順番が異なっている。このためあら直上め第１のト
ランジスタのドレイン電極と第２のトランジスタのゲー
ト電極の形成を同時にし、且つ相互を接続するように設
計しておくことができる。このようにしておけば、居間
絶縁膜にその接続のためのコンタクトホールをあけなく
て済み、結果としてこの工程で惹起される短絡欠陥もな
くなることになり、信頼性が向上する。

［実施例］ ガラス基板上に５１０２１１ｇ、次いで非晶質シリコン
膜をプラズマＣＶＤ法により連続してそれぞれ１０００
人と２０００人堆積した後、非晶質シリコンを第１図２
１に示すようにパターニングして第２のトランジスタの
半導体層とした８次いでＡＩをＥＢ蒸着にて３０００人
堆積しパターニングしてゲートライン２２、第１の薄膜
トランジスタ（以後ＴＦＴ　１と略す）のゲート電極２
３．第２の薄膜トランジスタ（以後ＴＦ〒２と略す）の
ソース電極２４、ＴＦＴ２のドレイン電極２５、及びパ
ワーライン２Ｂを形成した。

次に層間結晶の５ｉＯＮ膜２″７を３０００人堆積して
から、再度非晶質シリコンを堆植しパターニングして第
１のトランジスタの半導体層２８とした０次いで、ＡＩ
を３０００人堆積した後パターニングしてソースライン
２９、ＴＦＴ　１のソース電極３０、７ＦＴ　１のドレ
イン電極３１、及びＴＦＴ　２のゲート電極３２を形成
した０次にコタクトホール３３、３４と周辺のリード取
り出し部分の絶縁膜を取り除いた後、表示画素電極３５
とパワーライン間のコンタクト部分３６をリフトオフ法
で形成した。

感光性ポリイミドを用い表示画素電極と周辺のリード取
り出し部分以外を覆いパッシベーション膜３７とした。

最後に酸化タングステンによるエレクトロクロミック物
質３８を表示画素部分に形成して、薄膜トランジスタ付
きのエレクトロクロミック表示素子基板を作成した。

このようにして作成して基板の短絡欠陥の発生率は、絶
縁膜自体の有する欠陥発生率と同じで、非常に小さいも
のであった。この欠陥レベルは層間絶縁膜の膜厚７と工
程の改良でなくすことができる範囲と考えられている。

実施例では、感光性ポリイミドをパッシベーショイ１漠
を用いたが、５ｉ０２．　Ｓｉｎ、　５ｉＯＮでも何ら
問題ない、またコープレーナと逆スタガー構造の組合せ
た例をあげたが、これに限定されることもないことは明
らかである。

［発明の効果］ 各画素にｇｊＩ８！トランジスタを２個付加して所謂面
順次駆動を行なうエレクトロクロミック表示素子は従来
第１のトランジスタと第２のトランジスタを接続するた
めに層間絶縁膜にコンタクトホールをあけていた。しか
し、この穴あけ工程で惹起されるピンホールが原因で短
絡欠陥が極端に増加していた。このため実際に表示素子
をつくって駆動しても短絡が多く側底実用に耐えないも
のであった。

本発明では、第１のトランジスタと第２のトランジスタ
の構造を適当に選ぶことにより、ＴＦＴ　１のドレイン
電極とＴＦＴ２のゲートした、このためＴＦＴ　１のド
レイン電極と　ＴＦＴ　２のゲート電極間のコンタクト
ホールが不要となり、居間絶縁膜の穴あけ工程で発生し
ていたピンホールに因る短絡欠陥を零にすることが可能
となり１層間絶縁膜の本来の性能を維持することができ
るようになった。

【図面の簡単な説明】

第１図（ａ）：本発明の薄膜トランジスタが付加された
表示画素の平面図 第１図（ｂ）：第１図のＡ−Ａ’断面図（第２のトラン
ジスタ） 第１図（Ｃ）：第１図のＢ−Ｂ゛断面図（第１のトラン
ジスタ） 第２図　：エレクトロクロミック表示素子の断面図　　
　　　　４ 第３図　：エレクトロクロミック表示素子の応答時間と
印加電圧の関係をあら れすグラフ 第４図　：各画素に薄膜トランジスタを１個付加したア
クティブマトリクモ木 の回路図 第５図　：各画素にＱｌ漠トランジスタを２個付加した
アクティブマトリクス型 の回路図 第６図（ａ）：コープレーナ型トランジスタの断面図 第６図（ｂ）ニスタガ−型トランジスタ′の断面図ｍ　
６　図（ｃ）　：逆コープレーナ型トランジスタの断面
図 第６図（ｄ）：逆スタガー型トランジスタの断面図 １　　透明基板 ２　　透明電極 ３．３８　　エレクトロクロミック（ＥＣ）物質４　　
凹部を有する基板 ５　　電極 ６　　対向電極 ７　　電解液 ８　　背景板 １２．２９　　ソース（電極）ライン １３、　　　表示画素 １４トランジスタ １５　　　第１のトランジスタ １Ｂ　　　第２のトランジスタ １７　　　パワーパスライン １８．２８　　パワーライン ２１　　　第２のトランジスタの半導体層２３　　　第
１のトランジスタのゲート電極２４　　　第２のトラン
ジスタのソース電極２５　　　第２のトランジスタのド
レイン電極２７．４３　　層間絶縁膜 ２８　　Ｍｌのトランジスタの半導体層３０　　　第１
のトランジスタのソース電極３１　　　第１のトランジ
スタのドレイン電極３２　　　第２のトランジスタのゲ
ート電極３３　　　ｗＳ２のトランジスタのドレイン電
極と表示画素とのコタクトホール ３４　　　パワーラインとパワーパスラインとのコンタ
紀；トホール ３５　　　表示画素電極 ３Ｂ　　　パワーラインとパワーパスラインとのコンタ
クト部分 ３７　　　パッシベーション膜 ３８　　　ゲート電極 ４０　　　　ソース電極 ４１　　　　ドレイン電極 ４２　　　半導体層 第　　　１　　１￥Ｉ　　　ｒ６ノ 第　１　図（の 第２図 第　３　図 り戸ガロ嘴１　ｎ　　（ｙｌでルト） 第　４　図 第　６図 （α）　　　　　　　　　　　　　（ｂ）（Ｃ）　　　
　　　　　　ｔｄ） 手続７山ＩＥ書 昭和６０年７月４日

Claims (2)

【特許請求の範囲】
1. （１）絶縁性基板上に形成された複数個のエレクトロク
   ロミック表示画素と、この表示画素ごとに付加された２
   個の薄膜トランジスタを有し、該２個の薄膜トランジス
   タのうち第１の薄膜トタランジスタのドレイン電極と第
   ２の薄膜トタランジスタのゲート電極とが互いに電気的
   に接続されており、さらに第２の薄膜トランジスタのド
   レイン電極はエレクトロクロミック表示画素に接続され
   ているエレクトロクロミック表示素子において、ゲート
   電極に対するソース電極とドレイン電極の基板からみた
   位置関係が、第１の薄膜トランジスタと第２の薄膜トラ
   ンジスタで異なることを特徴とするエレクトロクロミッ
   ク表示素子。
2. （２）エレクトロクロミック物質が非晶質タングステン
   である特許請求の範囲第１項記載のエレクトロクロミッ
   ク表示素子。