JPS61277929A - エレクトロクロミツク表示素子 - Google Patents
エレクトロクロミツク表示素子Info
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- JPS61277929A JPS61277929A JP60119819A JP11981985A JPS61277929A JP S61277929 A JPS61277929 A JP S61277929A JP 60119819 A JP60119819 A JP 60119819A JP 11981985 A JP11981985 A JP 11981985A JP S61277929 A JPS61277929 A JP S61277929A
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- JP
- Japan
- Prior art keywords
- transistor
- electrode
- drain electrode
- thin film
- gate electrode
- Prior art date
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は電気化学的酸化還元反応により1着消色を示す
エレクトロクロミック表示素子に関し、更に詳しくは表
示画素ごとに薄膜トランジスタを付加してなるアクティ
ブマトリクス駆動型のエレクトロクロミック表示素子に
関するものである。
エレクトロクロミック表示素子に関し、更に詳しくは表
示画素ごとに薄膜トランジスタを付加してなるアクティ
ブマトリクス駆動型のエレクトロクロミック表示素子に
関するものである。
[従来の技術1
エレクトロクロミック表示素子は、第2図に示す構成を
有し、ガラス、プラスチック等の透明基板lの上に形成
された透明電極2およびエレクトロクロミック物質3よ
り成る表示電極基板と凹部を有する基板4上に形成され
た電極5と対向電極6より成るガラス、プラスチック。
有し、ガラス、プラスチック等の透明基板lの上に形成
された透明電極2およびエレクトロクロミック物質3よ
り成る表示電極基板と凹部を有する基板4上に形成され
た電極5と対向電極6より成るガラス、プラスチック。
セラミック、金属等の対向電極基板とを対向配置させ、
これら両基板間に電解質7と、必要により背景板8とを
封入して得られる。
これら両基板間に電解質7と、必要により背景板8とを
封入して得られる。
このような表示−非岑は、対向電極に対して。
表示電極を負(または正)にして電圧を印加すると、エ
レクトロクロミック物質は、還元(または酸化)されて
着色状態となる。これとは逆に、対向電極に対して、表
示電極を正(または負)にして電圧を印加すると1表示
は消去状態にもどる。
レクトロクロミック物質は、還元(または酸化)されて
着色状態となる。これとは逆に、対向電極に対して、表
示電極を正(または負)にして電圧を印加すると1表示
は消去状態にもどる。
第3図はエレクトロクロミック物質である非晶質酸化タ
ングステン薄膜を用いた表示素子の着、消色の応答時間
と、印加電圧との関係を示すものである。 8m C/
ctn’の着色電荷密度に対して、−1,0Vから−2
,2Vの負の電圧印加により。
ングステン薄膜を用いた表示素子の着、消色の応答時間
と、印加電圧との関係を示すものである。 8m C/
ctn’の着色電荷密度に対して、−1,0Vから−2
,2Vの負の電圧印加により。
非晶質酸化タングステン薄膜が透明の状態から青色へと
変化する速さは、通常500■secから50m5ec
の範囲である。また、−0,2Vから+1.0Vの電圧
印加によりこれを消去する時の速さは、通常300ma
ecから50s+sacの範囲の値をとる。
変化する速さは、通常500■secから50m5ec
の範囲である。また、−0,2Vから+1.0Vの電圧
印加によりこれを消去する時の速さは、通常300ma
ecから50s+sacの範囲の値をとる。
ここで、着色時の応答時間が無限大となる電圧VOOは
1着色状態にある非晶質酸化タングステン薄膜の持つ起
電力により、外部から印加した電圧V(X)とエレクト
ロク扇ツク表示素子の示す逆起電力とがつり合う状態に
対応している。
1着色状態にある非晶質酸化タングステン薄膜の持つ起
電力により、外部から印加した電圧V(X)とエレクト
ロク扇ツク表示素子の示す逆起電力とがつり合う状態に
対応している。
エレクトロクロミック材料が一般に示すこの起電力は1
着色の程度と共に増大する。エレクトロクロミック表示
素子を用いて1時分側駆動を行なう場合に、この起電力
が大きな障碍となっている。すなわち、着色状態にある
表示画素と、消色状態にある表示画素とが、XYマトリ
ックス型の電極配置において、互いに接続されている場
合には、着色状態の表示画素から消色状態の表示画素へ
と電荷の移動が起き、両者が共に中間的な着色状態へと
変化する。
着色の程度と共に増大する。エレクトロクロミック表示
素子を用いて1時分側駆動を行なう場合に、この起電力
が大きな障碍となっている。すなわち、着色状態にある
表示画素と、消色状態にある表示画素とが、XYマトリ
ックス型の電極配置において、互いに接続されている場
合には、着色状態の表示画素から消色状態の表示画素へ
と電荷の移動が起き、両者が共に中間的な着色状態へと
変化する。
こうした、エレクトロクロミック表示素子の持つ基本的
な欠点を補い、時分割駆動によるドツトマトリックス型
の表示装置を得る方法として、表示画素ごとにトランジ
スタなどのtrs動素子を付加する方法が知られている
。第4図において、 11は行電極、 12は列電極、
13は表示画素、14はトランジスタを示す、かかる表
示画素を駆動するには、行電極を19インごとに駆動し
、この時選択されたライン上の表示画素の対応する列電
極には、同時に表示画素の着色又は消色に対応した信号
が印加される。
な欠点を補い、時分割駆動によるドツトマトリックス型
の表示装置を得る方法として、表示画素ごとにトランジ
スタなどのtrs動素子を付加する方法が知られている
。第4図において、 11は行電極、 12は列電極、
13は表示画素、14はトランジスタを示す、かかる表
示画素を駆動するには、行電極を19インごとに駆動し
、この時選択されたライン上の表示画素の対応する列電
極には、同時に表示画素の着色又は消色に対応した信号
が印加される。
一方、各画素にトランジスタを1個ずつ付加し、線順次
走査により書き込んだり、消去したりする場合は、走査
ライン数が増加すると、エレクトロクロミック材料の応
答が遅いため。
走査により書き込んだり、消去したりする場合は、走査
ライン数が増加すると、エレクトロクロミック材料の応
答が遅いため。
全画素を表示するのに時間がかかるようになる。これを
克服するために、第5図で示すように各画素にトランジ
スタを2個ずつ付加し、第1のトランジスタ15のドレ
イン電極を第2のトランジスタ1Bのゲート電極に接続
し、第1のトランジスタを高速でアドレスして。
克服するために、第5図で示すように各画素にトランジ
スタを2個ずつ付加し、第1のトランジスタ15のドレ
イン電極を第2のトランジスタ1Bのゲート電極に接続
し、第1のトランジスタを高速でアドレスして。
tJIJ2のトランジスタのゲート電位を制御し。
これで第2のトランジスタのON、OFFを決めたあと
、パワーパスライン17に接続されたパワーライン1B
に電圧を印加して全画面を同時に表示する所謂面順次駆
動が考案されている。この方式では、動作方法からも分
るように同上!着消色することはできない。
、パワーパスライン17に接続されたパワーライン1B
に電圧を印加して全画面を同時に表示する所謂面順次駆
動が考案されている。この方式では、動作方法からも分
るように同上!着消色することはできない。
いずれにしろ表示容量の多いドツトマトリクス表示をエ
レクトロクロミック表示素子を用いて行なう場合は、各
表示画素に少なくとも1個のトランジスタが必要になる
。このトランジスタは単結晶やガラス基板の上に形成さ
れるが、サイズの制約がなく、コスト面でも有利なガラ
ス基板上に形成される例が多い、半導体層としては、プ
ラズマCVD法による非晶質シリコンあるいは減圧CV
D法による多結晶シリコンなどが用いられる。
レクトロクロミック表示素子を用いて行なう場合は、各
表示画素に少なくとも1個のトランジスタが必要になる
。このトランジスタは単結晶やガラス基板の上に形成さ
れるが、サイズの制約がなく、コスト面でも有利なガラ
ス基板上に形成される例が多い、半導体層としては、プ
ラズマCVD法による非晶質シリコンあるいは減圧CV
D法による多結晶シリコンなどが用いられる。
トランジスタのソース電極、ゲート電極、ドレイン電極
は、低抵抗でエツチングの容易なアルミニウムが主に利
用されている0表示画素電極は1通常スズをドーピング
した酸化インジウム(ITO)で形成され、 Si3N
4.5i02 、5iONなどの絶縁膜にあけられたコ
ンタクトホールを通してドレイン電極と接続されている
0表示画素電極の上には酸化タングステン、酸化モリブ
デンなどのエレクトロクロミック材料が形成される。
は、低抵抗でエツチングの容易なアルミニウムが主に利
用されている0表示画素電極は1通常スズをドーピング
した酸化インジウム(ITO)で形成され、 Si3N
4.5i02 、5iONなどの絶縁膜にあけられたコ
ンタクトホールを通してドレイン電極と接続されている
0表示画素電極の上には酸化タングステン、酸化モリブ
デンなどのエレクトロクロミック材料が形成される。
各画素にこのような薄膜トランジスタを組み込んだ表示
電極基板と対向電極を組み込んだ対向電極基板とを対向
配置させシールしたあと、過塩素酸リチウムなどのリチ
ウム塩を炭酸プロピレンなどの非水溶媒に溶解した電解
液を注入してドツトマトリクス表示可能なエレクトロク
ロミック表示素子が作製される。
電極基板と対向電極を組み込んだ対向電極基板とを対向
配置させシールしたあと、過塩素酸リチウムなどのリチ
ウム塩を炭酸プロピレンなどの非水溶媒に溶解した電解
液を注入してドツトマトリクス表示可能なエレクトロク
ロミック表示素子が作製される。
[発明の解決しようとする闇題点]
ドツトマトリクス型のエレクトロクロミック表示をする
方法には、各表示画素を個別に動作させるスタティック
方式か、薄膜トランジスタなどのスイッチング素子を利
用するアクティブ方式の二通りがある。前者はリード取
り出しの数が多くなるため、表示容量の点で限界がある
。後者の方式は表示容量につい(は問題ない、しかし電
荷制御型の素子であるエレクトロクロミック表示素子で
は1画素の着消色に時間ががかるため、1画素に1個の
トランジスタでは操作ライン数が多い場合に全画面を表
示するだめの時間が長くな丞すいう問題がある。このた
め各画素に2個のトランジスタを付加して面順次駆動す
る方式が考案されている。
方法には、各表示画素を個別に動作させるスタティック
方式か、薄膜トランジスタなどのスイッチング素子を利
用するアクティブ方式の二通りがある。前者はリード取
り出しの数が多くなるため、表示容量の点で限界がある
。後者の方式は表示容量につい(は問題ない、しかし電
荷制御型の素子であるエレクトロクロミック表示素子で
は1画素の着消色に時間ががかるため、1画素に1個の
トランジスタでは操作ライン数が多い場合に全画面を表
示するだめの時間が長くな丞すいう問題がある。このた
め各画素に2個のトランジスタを付加して面順次駆動す
る方式が考案されている。
各画素に2個のトランジスタを付加するダブルトランジ
スタ方式では第5図に示すように第1のトランジスタの
ドレイン電極と第2のトランジスタのゲート電極を電気
的に接続する必要が生じる。これをなすために層間絶縁
膜にコンタクトホールをあけることになるが、この工程
で居間絶縁膜に発生するピンホールが原因となり、その
後に堆積する配線と絶縁膜の下に既に形成しである配線
間で短絡が多発するという問題点を有していた。
スタ方式では第5図に示すように第1のトランジスタの
ドレイン電極と第2のトランジスタのゲート電極を電気
的に接続する必要が生じる。これをなすために層間絶縁
膜にコンタクトホールをあけることになるが、この工程
で居間絶縁膜に発生するピンホールが原因となり、その
後に堆積する配線と絶縁膜の下に既に形成しである配線
間で短絡が多発するという問題点を有していた。
この短絡欠陥の単位面積当りの確率は1元来層間絶縁膜
が有しているピンホールによる欠陥の確率より1桁〜3
桁程度大きいことが確かめられている。従って、短絡欠
陥の多いのはフォトレジストの欠陥に起因したものであ
ると考えられている。いずれにしても第1のトランジス
タのドレイン電極と第2のトランジスタのゲート電極を
確実につなぐことj、層間の短絡がなく、シっかりと絶
縁がとれる構造及び製法が強く求められている。
が有しているピンホールによる欠陥の確率より1桁〜3
桁程度大きいことが確かめられている。従って、短絡欠
陥の多いのはフォトレジストの欠陥に起因したものであ
ると考えられている。いずれにしても第1のトランジス
タのドレイン電極と第2のトランジスタのゲート電極を
確実につなぐことj、層間の短絡がなく、シっかりと絶
縁がとれる構造及び製法が強く求められている。
[問題点を解決するための手段]
本発明は、前述の問題点を解決すべくなされたもので、
絶縁性基板上に形成された複数個のエレクトロクロミッ
ク表示画素と、この表示画素ごとに付加された2個の薄
膜トランジスタを有し、該2個の薄膜トランジスタのう
ち第1の薄膜トランジスタのドレイン電極と第2の薄膜
トランジスタのゲート電極とが互いに電気的に接続され
ており、さらに第2の薄膜トランジスタのドレイン電極
はエレクトロクロミック表示画素に接続されているエレ
クトロクロミック表示素子において、ゲート電極に対す
るソース電極とドレイン電極の基板からみた位置関係が
、第1の薄膜トランジスタと第2のS膜トランジスタで
異なることを特徴とするエレクトロクロミック表示素子
を提供するものである。
絶縁性基板上に形成された複数個のエレクトロクロミッ
ク表示画素と、この表示画素ごとに付加された2個の薄
膜トランジスタを有し、該2個の薄膜トランジスタのう
ち第1の薄膜トランジスタのドレイン電極と第2の薄膜
トランジスタのゲート電極とが互いに電気的に接続され
ており、さらに第2の薄膜トランジスタのドレイン電極
はエレクトロクロミック表示画素に接続されているエレ
クトロクロミック表示素子において、ゲート電極に対す
るソース電極とドレイン電極の基板からみた位置関係が
、第1の薄膜トランジスタと第2のS膜トランジスタで
異なることを特徴とするエレクトロクロミック表示素子
を提供するものである。
薄膜トランジスタの構造としては、ゲート電の位置関係
により、第6図(a)〜(d)に示すように4種類の構
造があり、(a)コープレーナ型、(b)スタガー型及
びこれらの反転構造の(C)逆コープレーナ型、(d)
逆スタガー型がある。なおこれらの図中39はゲート電
極、40はソース電極、41はドレイン電極、42は半
導体層を示している。
により、第6図(a)〜(d)に示すように4種類の構
造があり、(a)コープレーナ型、(b)スタガー型及
びこれらの反転構造の(C)逆コープレーナ型、(d)
逆スタガー型がある。なおこれらの図中39はゲート電
極、40はソース電極、41はドレイン電極、42は半
導体層を示している。
本発明では、第1の薄膜トランジスタのドレイン電極と
第2のVivトランジスタのゲート電極を電気的に接続
しているため、これらの2個のQlli)ランジスタの
ゲート電極に対するソース電極とドレイン電極の位置関
係を逆にするものであり、具体的には薄膜トランジスタ
の組み合せとしては(a)と(C)、(a)と(d)及
び(b)と(C)、(b)と(d)の4種類があり、他
のプロセス条件との兼ねあいで適当に選択することがで
き、いずれを第1の簿膜トランジスタとしてもよい0例
えば、第1の薄膜トランジスタをコープレーナ型とすれ
ば、第2の薄膜トランジスタは逆t−にコープレーナ型
か逆スタガー型にし、第1のvisトランジスタを逆ス
タガー型とすれば、第2の薄膜トランジスタはコープレ
ーナ型かスタガー型とされればよい。
第2のVivトランジスタのゲート電極を電気的に接続
しているため、これらの2個のQlli)ランジスタの
ゲート電極に対するソース電極とドレイン電極の位置関
係を逆にするものであり、具体的には薄膜トランジスタ
の組み合せとしては(a)と(C)、(a)と(d)及
び(b)と(C)、(b)と(d)の4種類があり、他
のプロセス条件との兼ねあいで適当に選択することがで
き、いずれを第1の簿膜トランジスタとしてもよい0例
えば、第1の薄膜トランジスタをコープレーナ型とすれ
ば、第2の薄膜トランジスタは逆t−にコープレーナ型
か逆スタガー型にし、第1のvisトランジスタを逆ス
タガー型とすれば、第2の薄膜トランジスタはコープレ
ーナ型かスタガー型とされればよい。
なお、半導体層に非晶質シリコンを用い、一方の半導体
層、特には第2の%jg)ランシフタの半導体層をレー
ザー等により再結晶化させて多結晶シリコンとして利用
する場合には、再結晶化する半導体層を有する薄膜トラ
ンジスタをコーブレーナ型となるようにすることが製造
プロセス上有利となる。
層、特には第2の%jg)ランシフタの半導体層をレー
ザー等により再結晶化させて多結晶シリコンとして利用
する場合には、再結晶化する半導体層を有する薄膜トラ
ンジスタをコーブレーナ型となるようにすることが製造
プロセス上有利となる。
t51図(a)〜(C)は本発明のエレクトロクロミッ
ク表示素子の代表例の1画素の拡大平面図(a)とその
AA’面断面図(b)と BB′面断面図(C)を示す
。
ク表示素子の代表例の1画素の拡大平面図(a)とその
AA’面断面図(b)と BB′面断面図(C)を示す
。
図において、21は第2のトランジスタの半導体層、2
2はゲートライン、23は第1のトランジスタのゲート
電極、24は第2のトランジスタのソース電極、25は
第2のトランジスタのドレイン電極、28はパワーライ
ン、27は層間絶縁膜、28は第1のト」(ンジスタの
半導体層、28はソースライン、30は第1のトランジ
スタのソース電極、31は第1のトランジスタのドレイ
ン電極、32は第2のトランジスタのゲート電極、33
は第2のトランジスタのドレイン電極と表示画素電極と
のコンタクトホール、34はパワーラインとパワーパス
ラインとのコンタクトホール、35は表示画素電極、3
Bはパワーラインとパワーパスラインとのコンタクト部
分、37はパー、シベーション膜、38はエレクトロク
ロミック物質を示している。
2はゲートライン、23は第1のトランジスタのゲート
電極、24は第2のトランジスタのソース電極、25は
第2のトランジスタのドレイン電極、28はパワーライ
ン、27は層間絶縁膜、28は第1のト」(ンジスタの
半導体層、28はソースライン、30は第1のトランジ
スタのソース電極、31は第1のトランジスタのドレイ
ン電極、32は第2のトランジスタのゲート電極、33
は第2のトランジスタのドレイン電極と表示画素電極と
のコンタクトホール、34はパワーラインとパワーパス
ラインとのコンタクトホール、35は表示画素電極、3
Bはパワーラインとパワーパスラインとのコンタクト部
分、37はパー、シベーション膜、38はエレクトロク
ロミック物質を示している。
図からも明らかなように、第1のトランジスタのドレイ
ン電極31が、第2のトランジスタのゲート電極と電気
的に接続されており、第2のトランジスタのドレイン電
極25が表示画素電極35と電気的に接続されており、
かつこの例においては、第1のトランジスタが逆スタガ
ー構造であり、ゲート電極23がソース電極30とドレ
イン電極31に対して下側にあり、第2のトランジスタ
がコープレーナ構造であり、ゲート電極32がソース電
極24とドレ」電極25よりも上側にある。
ン電極31が、第2のトランジスタのゲート電極と電気
的に接続されており、第2のトランジスタのドレイン電
極25が表示画素電極35と電気的に接続されており、
かつこの例においては、第1のトランジスタが逆スタガ
ー構造であり、ゲート電極23がソース電極30とドレ
イン電極31に対して下側にあり、第2のトランジスタ
がコープレーナ構造であり、ゲート電極32がソース電
極24とドレ」電極25よりも上側にある。
このように、ilのトランジスタのゲート電極に対する
ソース電極、ドレイン電極の位置関係を、第2のトラン
ジスタのゲート電極に対するソース電極、ドレイン電極
の位置関係と逆にすることにより、第1のトランジスタ
のドレイン電極と第2のトランジスタのゲート電極とを
コタクトホールを使用せずに直接電気接続でき、信頼性
が向上する。
ソース電極、ドレイン電極の位置関係を、第2のトラン
ジスタのゲート電極に対するソース電極、ドレイン電極
の位置関係と逆にすることにより、第1のトランジスタ
のドレイン電極と第2のトランジスタのゲート電極とを
コタクトホールを使用せずに直接電気接続でき、信頼性
が向上する。
薄膜トランジスタの半導体層としては特に限定されない
が、非晶質シリコン、多結晶シリコン、 CdSeなど
が主に用いられる0M間絶縁膜として、 5i02.5
ii4.5iONなどが、配線材料としてはAI、 C
r、Ni、 No、 Ta 等の金属が使われる。
が、非晶質シリコン、多結晶シリコン、 CdSeなど
が主に用いられる0M間絶縁膜として、 5i02.5
ii4.5iONなどが、配線材料としてはAI、 C
r、Ni、 No、 Ta 等の金属が使われる。
本発明のエレクトロクロミック物質としては、特に限定
されるものではないが、非晶質醸化タングステン、酸化
モリブデン、酸化バナジウム、酸化チタニウム、酸化ニ
オビウム、酸化イリジウムなどの酸化物や、こ視且の複
合体からなるもの、あるいは、有機ビオロゲン化合物、
希土類シフタロジアニン、プルシアンブルー等の遷移金
属の混合原子価錯体、ポリチオフェン・ポリピロール等
の導電性高分子材料が用いられる。
されるものではないが、非晶質醸化タングステン、酸化
モリブデン、酸化バナジウム、酸化チタニウム、酸化ニ
オビウム、酸化イリジウムなどの酸化物や、こ視且の複
合体からなるもの、あるいは、有機ビオロゲン化合物、
希土類シフタロジアニン、プルシアンブルー等の遷移金
属の混合原子価錯体、ポリチオフェン・ポリピロール等
の導電性高分子材料が用いられる。
電解質は固体電解質、電解液とも利用が可能であり、用
途に応じて使いわけられる。固体電解質の例としては、
Sin、 5i02. CaF2. MgF2゜Zr
O2、丁a205等の無機絶縁材料の多孔質体と、これ
に吸蔵された水分とからなる薄膜、β−A1203.R
bAg41s、 Li3N 等ニ代表すtLルー’!H
IM イオン導電体材料およびイオン導電性ポリマーが
挙げられ、電解液としては各種の無Ja酸、有機酸や、
LiCl0a、 LiBFa、 LiAlCl4. L
iPF6.LiAsF6などの塩をプロピレンカーボネ
ート、γ−ブチロラクトン、アセトニトリル等に溶解さ
せて得られる非水電解液が用いられ得る。
途に応じて使いわけられる。固体電解質の例としては、
Sin、 5i02. CaF2. MgF2゜Zr
O2、丁a205等の無機絶縁材料の多孔質体と、これ
に吸蔵された水分とからなる薄膜、β−A1203.R
bAg41s、 Li3N 等ニ代表すtLルー’!H
IM イオン導電体材料およびイオン導電性ポリマーが
挙げられ、電解液としては各種の無Ja酸、有機酸や、
LiCl0a、 LiBFa、 LiAlCl4. L
iPF6.LiAsF6などの塩をプロピレンカーボネ
ート、γ−ブチロラクトン、アセトニトリル等に溶解さ
せて得られる非水電解液が用いられ得る。
対向電極、背景板、対向電極基板等は、公知の材料、形
状のものが使用できる。
状のものが使用できる。
対向電極としては、カーボンあるいはカニ弧ンにMnO
2などの減極剤を加えたもの、背景板としては多孔質セ
ラミックス板、対向電極としてはガラス、セラミックス
、プラスチックなどが使われる。
2などの減極剤を加えたもの、背景板としては多孔質セ
ラミックス板、対向電極としてはガラス、セラミックス
、プラスチックなどが使われる。
[作用]
本発明は、1画素に2つのトランジスタを有するダブル
トランジスタ型のエレクトロクロミック表示素子におい
て第1のトランジスタと第2のトランジスタの構造の組
合せを適当に選ぶことによって、具体的にはコープレー
ナ型と逆スタガー型、コープレーナ型と逆コープレーナ
型、スタガー型と逆スタガー型、及びスタガー型と逆コ
ープレーナ型といった組合せをすることにより、第1の
トランジスタのドレイン電極と第2のトランジスタのゲ
ート車種を同時形成することを特徴としている0組合せ
可能なトランジスタ構造は第6図より明らかなように基
板に対してゲート電極及びソース電極とドレイン電極の
積層順番が異なっている。このためあら直上め第1のト
ランジスタのドレイン電極と第2のトランジスタのゲー
ト電極の形成を同時にし、且つ相互を接続するように設
計しておくことができる。このようにしておけば、居間
絶縁膜にその接続のためのコンタクトホールをあけなく
て済み、結果としてこの工程で惹起される短絡欠陥もな
くなることになり、信頼性が向上する。
トランジスタ型のエレクトロクロミック表示素子におい
て第1のトランジスタと第2のトランジスタの構造の組
合せを適当に選ぶことによって、具体的にはコープレー
ナ型と逆スタガー型、コープレーナ型と逆コープレーナ
型、スタガー型と逆スタガー型、及びスタガー型と逆コ
ープレーナ型といった組合せをすることにより、第1の
トランジスタのドレイン電極と第2のトランジスタのゲ
ート車種を同時形成することを特徴としている0組合せ
可能なトランジスタ構造は第6図より明らかなように基
板に対してゲート電極及びソース電極とドレイン電極の
積層順番が異なっている。このためあら直上め第1のト
ランジスタのドレイン電極と第2のトランジスタのゲー
ト電極の形成を同時にし、且つ相互を接続するように設
計しておくことができる。このようにしておけば、居間
絶縁膜にその接続のためのコンタクトホールをあけなく
て済み、結果としてこの工程で惹起される短絡欠陥もな
くなることになり、信頼性が向上する。
[実施例]
ガラス基板上に510211g、次いで非晶質シリコン
膜をプラズマCVD法により連続してそれぞれ1000
人と2000人堆積した後、非晶質シリコンを第1図2
1に示すようにパターニングして第2のトランジスタの
半導体層とした8次いでAIをEB蒸着にて3000人
堆積しパターニングしてゲートライン22、第1の薄膜
トランジスタ(以後TFT 1と略す)のゲート電極2
3.第2の薄膜トランジスタ(以後TF〒2と略す)の
ソース電極24、TFT2のドレイン電極25、及びパ
ワーライン2Bを形成した。
膜をプラズマCVD法により連続してそれぞれ1000
人と2000人堆積した後、非晶質シリコンを第1図2
1に示すようにパターニングして第2のトランジスタの
半導体層とした8次いでAIをEB蒸着にて3000人
堆積しパターニングしてゲートライン22、第1の薄膜
トランジスタ(以後TFT 1と略す)のゲート電極2
3.第2の薄膜トランジスタ(以後TF〒2と略す)の
ソース電極24、TFT2のドレイン電極25、及びパ
ワーライン2Bを形成した。
次に層間結晶の5iON膜2″7を3000人堆積して
から、再度非晶質シリコンを堆植しパターニングして第
1のトランジスタの半導体層28とした0次いで、AI
を3000人堆積した後パターニングしてソースライン
29、TFT 1のソース電極30、7FT 1のドレ
イン電極31、及びTFT 2のゲート電極32を形成
した0次にコタクトホール33、34と周辺のリード取
り出し部分の絶縁膜を取り除いた後、表示画素電極35
とパワーライン間のコンタクト部分36をリフトオフ法
で形成した。
から、再度非晶質シリコンを堆植しパターニングして第
1のトランジスタの半導体層28とした0次いで、AI
を3000人堆積した後パターニングしてソースライン
29、TFT 1のソース電極30、7FT 1のドレ
イン電極31、及びTFT 2のゲート電極32を形成
した0次にコタクトホール33、34と周辺のリード取
り出し部分の絶縁膜を取り除いた後、表示画素電極35
とパワーライン間のコンタクト部分36をリフトオフ法
で形成した。
感光性ポリイミドを用い表示画素電極と周辺のリード取
り出し部分以外を覆いパッシベーション膜37とした。
り出し部分以外を覆いパッシベーション膜37とした。
最後に酸化タングステンによるエレクトロクロミック物
質38を表示画素部分に形成して、薄膜トランジスタ付
きのエレクトロクロミック表示素子基板を作成した。
質38を表示画素部分に形成して、薄膜トランジスタ付
きのエレクトロクロミック表示素子基板を作成した。
このようにして作成して基板の短絡欠陥の発生率は、絶
縁膜自体の有する欠陥発生率と同じで、非常に小さいも
のであった。この欠陥レベルは層間絶縁膜の膜厚7と工
程の改良でなくすことができる範囲と考えられている。
縁膜自体の有する欠陥発生率と同じで、非常に小さいも
のであった。この欠陥レベルは層間絶縁膜の膜厚7と工
程の改良でなくすことができる範囲と考えられている。
実施例では、感光性ポリイミドをパッシベーショイ1漠
を用いたが、5i02. Sin、 5iONでも何ら
問題ない、またコープレーナと逆スタガー構造の組合せ
た例をあげたが、これに限定されることもないことは明
らかである。
を用いたが、5i02. Sin、 5iONでも何ら
問題ない、またコープレーナと逆スタガー構造の組合せ
た例をあげたが、これに限定されることもないことは明
らかである。
[発明の効果]
各画素にgjI8!トランジスタを2個付加して所謂面
順次駆動を行なうエレクトロクロミック表示素子は従来
第1のトランジスタと第2のトランジスタを接続するた
めに層間絶縁膜にコンタクトホールをあけていた。しか
し、この穴あけ工程で惹起されるピンホールが原因で短
絡欠陥が極端に増加していた。このため実際に表示素子
をつくって駆動しても短絡が多く側底実用に耐えないも
のであった。
順次駆動を行なうエレクトロクロミック表示素子は従来
第1のトランジスタと第2のトランジスタを接続するた
めに層間絶縁膜にコンタクトホールをあけていた。しか
し、この穴あけ工程で惹起されるピンホールが原因で短
絡欠陥が極端に増加していた。このため実際に表示素子
をつくって駆動しても短絡が多く側底実用に耐えないも
のであった。
本発明では、第1のトランジスタと第2のトランジスタ
の構造を適当に選ぶことにより、TFT 1のドレイン
電極とTFT2のゲートした、このためTFT 1のド
レイン電極と TFT 2のゲート電極間のコンタクト
ホールが不要となり、居間絶縁膜の穴あけ工程で発生し
ていたピンホールに因る短絡欠陥を零にすることが可能
となり1層間絶縁膜の本来の性能を維持することができ
るようになった。
の構造を適当に選ぶことにより、TFT 1のドレイン
電極とTFT2のゲートした、このためTFT 1のド
レイン電極と TFT 2のゲート電極間のコンタクト
ホールが不要となり、居間絶縁膜の穴あけ工程で発生し
ていたピンホールに因る短絡欠陥を零にすることが可能
となり1層間絶縁膜の本来の性能を維持することができ
るようになった。
第1図(a):本発明の薄膜トランジスタが付加された
表示画素の平面図 第1図(b):第1図のA−A’断面図(第2のトラン
ジスタ) 第1図(C):第1図のB−B゛断面図(第1のトラン
ジスタ) 第2図 :エレクトロクロミック表示素子の断面図
4 第3図 :エレクトロクロミック表示素子の応答時間と
印加電圧の関係をあら れすグラフ 第4図 :各画素に薄膜トランジスタを1個付加したア
クティブマトリクモ木 の回路図 第5図 :各画素にQl漠トランジスタを2個付加した
アクティブマトリクス型 の回路図 第6図(a):コープレーナ型トランジスタの断面図 第6図(b)ニスタガ−型トランジスタ′の断面図m
6 図(c) :逆コープレーナ型トランジスタの断面
図 第6図(d):逆スタガー型トランジスタの断面図 1 透明基板 2 透明電極 3.38 エレクトロクロミック(EC)物質4
凹部を有する基板 5 電極 6 対向電極 7 電解液 8 背景板 12.29 ソース(電極)ライン 13、 表示画素 14トランジスタ 15 第1のトランジスタ 1B 第2のトランジスタ 17 パワーパスライン 18.28 パワーライン 21 第2のトランジスタの半導体層23 第
1のトランジスタのゲート電極24 第2のトラン
ジスタのソース電極25 第2のトランジスタのド
レイン電極27.43 層間絶縁膜 28 Mlのトランジスタの半導体層30 第1
のトランジスタのソース電極31 第1のトランジ
スタのドレイン電極32 第2のトランジスタのゲ
ート電極33 wS2のトランジスタのドレイン電
極と表示画素とのコタクトホール 34 パワーラインとパワーパスラインとのコンタ
紀;トホール 35 表示画素電極 3B パワーラインとパワーパスラインとのコンタ
クト部分 37 パッシベーション膜 38 ゲート電極 40 ソース電極 41 ドレイン電極 42 半導体層 第 1 1¥I r6ノ 第 1 図(の 第2図 第 3 図 り戸ガロ嘴1 n (ylでルト) 第 4 図 第 6図 (α) (b)(C)
td) 手続7山IE書 昭和60年7月4日
表示画素の平面図 第1図(b):第1図のA−A’断面図(第2のトラン
ジスタ) 第1図(C):第1図のB−B゛断面図(第1のトラン
ジスタ) 第2図 :エレクトロクロミック表示素子の断面図
4 第3図 :エレクトロクロミック表示素子の応答時間と
印加電圧の関係をあら れすグラフ 第4図 :各画素に薄膜トランジスタを1個付加したア
クティブマトリクモ木 の回路図 第5図 :各画素にQl漠トランジスタを2個付加した
アクティブマトリクス型 の回路図 第6図(a):コープレーナ型トランジスタの断面図 第6図(b)ニスタガ−型トランジスタ′の断面図m
6 図(c) :逆コープレーナ型トランジスタの断面
図 第6図(d):逆スタガー型トランジスタの断面図 1 透明基板 2 透明電極 3.38 エレクトロクロミック(EC)物質4
凹部を有する基板 5 電極 6 対向電極 7 電解液 8 背景板 12.29 ソース(電極)ライン 13、 表示画素 14トランジスタ 15 第1のトランジスタ 1B 第2のトランジスタ 17 パワーパスライン 18.28 パワーライン 21 第2のトランジスタの半導体層23 第
1のトランジスタのゲート電極24 第2のトラン
ジスタのソース電極25 第2のトランジスタのド
レイン電極27.43 層間絶縁膜 28 Mlのトランジスタの半導体層30 第1
のトランジスタのソース電極31 第1のトランジ
スタのドレイン電極32 第2のトランジスタのゲ
ート電極33 wS2のトランジスタのドレイン電
極と表示画素とのコタクトホール 34 パワーラインとパワーパスラインとのコンタ
紀;トホール 35 表示画素電極 3B パワーラインとパワーパスラインとのコンタ
クト部分 37 パッシベーション膜 38 ゲート電極 40 ソース電極 41 ドレイン電極 42 半導体層 第 1 1¥I r6ノ 第 1 図(の 第2図 第 3 図 り戸ガロ嘴1 n (ylでルト) 第 4 図 第 6図 (α) (b)(C)
td) 手続7山IE書 昭和60年7月4日
Claims (2)
- (1)絶縁性基板上に形成された複数個のエレクトロク
ロミック表示画素と、この表示画素ごとに付加された2
個の薄膜トランジスタを有し、該2個の薄膜トランジス
タのうち第1の薄膜トタランジスタのドレイン電極と第
2の薄膜トタランジスタのゲート電極とが互いに電気的
に接続されており、さらに第2の薄膜トランジスタのド
レイン電極はエレクトロクロミック表示画素に接続され
ているエレクトロクロミック表示素子において、ゲート
電極に対するソース電極とドレイン電極の基板からみた
位置関係が、第1の薄膜トランジスタと第2の薄膜トラ
ンジスタで異なることを特徴とするエレクトロクロミッ
ク表示素子。 - (2)エレクトロクロミック物質が非晶質タングステン
である特許請求の範囲第1項記載のエレクトロクロミッ
ク表示素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60119819A JPS61277929A (ja) | 1985-06-04 | 1985-06-04 | エレクトロクロミツク表示素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60119819A JPS61277929A (ja) | 1985-06-04 | 1985-06-04 | エレクトロクロミツク表示素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61277929A true JPS61277929A (ja) | 1986-12-08 |
Family
ID=14771029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60119819A Pending JPS61277929A (ja) | 1985-06-04 | 1985-06-04 | エレクトロクロミツク表示素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61277929A (ja) |
-
1985
- 1985-06-04 JP JP60119819A patent/JPS61277929A/ja active Pending
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