JPS6127790B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデータ処理装置に関するものである。
従来のデータ処理装置、特に中央演算処理装置
（以下CPUと記す）入出力機器（以下、I/Oポー
トと記す）及びメモリ等では、これら各装置間
（例えば、CPUとCPU間、CPUとI/Oポート間、
あるいはCPUとメモリ間等）でのデータ転送
は、各装置間で相互に会話をしながらデータの転
送を行なう。所謂、ハンドシエイク
（handshake）と呼ばれる方式を使用している。
以下に図面を参照して従来のこれらのデータ処理
装置間でのハンドシエイクによるデータ転送方式
を説明する。

第１図に、各データ処理装置におけるシステム
構成ブロツク図を示す。

従来の各データ処理装置にて構成されたシステ
ムは第１図に示す如く、専用メモリ２，４を夫々
に有する第１のCPU、第２のCPU３、および共
有メモリ５、I/Oポート６，７と、１本の共通バ
ス８とを有し、各装置のデータ情報は前記１本の
共通バス８に出力され、この共通バス８により、
各装置間でのデータ転送を行なうように構成され
ている。

ここで、共通バス８はアドレスバス、データバ
ス、コントロールバス等を有するバスであり、か
かる共通バス８を用いた従来の各データ処理装置
間でのデータ転送を、第２図，第３図に示すデー
タ転送タイミング図を参照して説明する。ここで
第２図は第１のCPU１から入出力ポート６へデ
ータを転送する時のタイミング図を示し、第３図
は入出力ポート６から第１のCPU１へデータ転
送する時のタイミング図である。

まず、第２図において第１図に示す第１の
CPU１から入出力ポート６へデータを転送する
場合、第１のCPU１はデータ信号、コントロー
ル信号、及びデータの送り先を示す機器アドレス
信号Ａを共通バス８に出力し、セツト・アツプ・
タイム後に同期信号（SYN信号）Ｂを入出力ポ
ート６に出力する。機器アドレス信号で選択され
た入出力ポート６は、この同期信号Ｂを受け取る
と、共通バス８からデータを入力する。しかる後
に第１のCPU１に対してデータを受け取つたこ
とを知らせる同期信号Ｃを第１のCPU１に出力
する。第１のCPU１は入出力ポート６からの同
期信号Ｃを受け取るとデータ、アドレス、コント
ロール信号Ａ及び同期信号Ｂを切る。一方入出力
ポート６は第１のCPU１からの同期信号Ｂが切
れたら、入出力ポート６が出力している同期信号
Ｃを切り、データ転送が終了する。

逆に、入出力ポート６から第１のCPU１にデ
ータを転送する場合は、第３図に示すように第１
のCPU１は受け取りたいデータを持つているデ
ータ処理装置（この場合は入出力ポート６）へ機
器アドレス信号とコントロール信号Ｄを共通バス
８に出力し、セツト・アツプ・タイム後にその同
期信号Ｅを入出力ポート６へ出力する。一方、機
器アドレス信号にて選択された入出力ポート６
は、第１のCPU１に送るデータ信号Ｇを共通バ
ス８に出力し、データを共通バス８に出力したこ
とを第１のCPU１に知らせるため、セツト・ア
ツプ・タイム後に同期信号Ｆを第１のCPU１へ
送る。第１のCPU１はこの同基信号Ｆを受け取
ると、共通バス８からデータを入力し、入出力ポ
ート６に対して、データを受け取つたことを知ら
せるため、同期信号Ｅ及びアドレス・コントロー
ル信号Ｄを切る。入出力ポート６はCPU１から
の同期信号Ｅが切れたことを見て、第１のCPU
１への同期信号Ｆを切り、データ転送が終了す
る。

以上の様なデータ転送方式を、各装置の相互会
話、所謂ハンドシエイク（handshake）方式とい
うが、これはデータ転送を確実にし、信頼性を向
上させるためのものである。

しかしながらその反面、従来のデータ処理装置
間のデータ転送にこの方式を用いると、データ転
送が完了するまで次の処理をすることができない
ので一つの処理に費される時間が長くなり、その
間、各データ処理装置、特にCPUは、データ転
送のために入出力命令の実行時間が長くなり、処
理効率が悪くなるという欠点があつた。特に、共
通バス８が長かつたり入出力ポートの応答速度が
遅いと、CPUの入出力命令が長くなり、処理効
率は大幅に悪くなる。

本発明の目的は、かかる欠点を除去し、高信頼
性で、かつ処理効率の良好なデータ処理装置を提
供することにある。

本発明は、所定の処理能力を持つ処理機構と、
この処理機構へデータを受け渡しするため、デー
タを一時保持するデータ転送機構とを有するデー
タ処理装置にて構成され、前記処理機構はその出
力をデータ転送機構に転送した後は次のデータ処
理が実行できることを特徴とする。

本発明によれば、データ転送を行うべきデータ
処理装置は、そのデータ処理装置に設けられたデ
ータ転送装置にデータとデータ転送情報とを出力
することにより、各データ処理装置に設けられた
データ転送装置にてデータ転送を行なわしめるこ
とができ、そのデータ転送の期間中は別の命令を
実行することができる。この為、従来データ転送
に費していた期間におけるデータ処理装置の処理
効率が大幅に上がり、かつデータ転送装置におけ
るデータ転送にはハンドシエイク法を用いること
により信頼性が下がることもない。

以下、図面を参照して本発明をより詳細に説明
する。

第４図に、本発明によるデータ処理装置をマイ
クロコンピユータに適用した一実施例を示す。

本実施例のデータ処理装置はスタツクポイン
タ、プログラムカウンタ、インデツクスレジスタ
として使用できる汎用レジスタ部９と、アキユム
レータ１２、論理演算ユニツト（ALU）１０、
データを一持保管するテンポラリレジスタ１１を
有する演算部３０と、インストラクシヨンレジス
タ部１４、デコーダ部１３、及びアドレスバツフ
ア部１５、データバツフア部１６、タイミングコ
ントロール部１７、割込制御部１８と、これら各
部のデータを伝達する内部データバスａとを有す
るCPU部３１と、更にこのCPU部３１がデータ
転送する際、他のデータ処理装置（例えばI/Oポ
ート、共有メモリ、あるいは他のCPU等）の機
器アドレス信号を出力するアドレスレジスタ２１
とこれに接続されたアドレスバツフア２３、及び
CPU部３１がデータを転送するデータバツフア
２０と、これに接続されたCPU部３１のデータ
を他のデータ処理装置に送る時に用いられ、デー
タをゲートするトランスミツトレジスタ２４とこ
れに接続されたデータバツフア２６、更にデータ
バツフア２０と２６の間に接続され、他のデータ
処理装置からCPU部３１がデータを受け取る時
に用いられ、データをゲートするレシーブレジス
タ２５と、これら各部及びCPU部３１の割込制
御部１８に割込リクエスト信号ｉによつて接続さ
れ、夫々の部をコントロールするデータ転送コン
トロール部２７と、このデータ転送コントロール
部２７に接続され、CPU部３１のタイミングコ
ントロール部にレデイ信号線ｈによつて接続され
たリード・ライト・コントロール部２２及び、こ
のデータ転送コントロール部２７に接続され、他
のデータ処理装置に対してCPU部３１がデータ
を送る時に使用されるトランスミツトコントロー
ル部２８とCPU部３１がデータを受け取る時に
使用されれるレシーブコントロール部２９とを有
するデータ転送装置３２とを有し、前記CPU部
３１とデータ転送装置３２とはローカルコントロ
ール信号線ｂ、ローカルデータバスｃ、ローカル
アドレスバスｄを介してCPU部３１のアドレス
バツフア１５とデータ転送装置３２のアドレスレ
ジスタ２１を接続し、CPU部３１のデータバツ
フア１６とデータ転送装置３２のデータバツフア
２０を接続することにより、相互のデータ転送を
可能ならしめている。更にデータ転送装置３２の
アドレスバツフア２３、データバツフア２６、ト
ランスミツトコントロール部２８、レシーブコン
トロール部２９は他の各データ処理装置に接続さ
れ、コントロールバスｅ、データバスｆ、アドレ
スバスｇよりなる一本の共通バス３３に接続され
る。ここでローカルデータバスｃ、ローカルアド
レスバスｄに接続されたボツクス１９はCPU部
３１に具備された専用メモリを示す。

かかる本実施例のCPU部３１とデータ転送装
置３２とを有したデータ処理装置によれば例えば
ハンドシエイク法によつてCPU部３１から他のI/
Ｏポート、あるいは共有メモリ、あるいはCPUデ
ータを転送する時は、CPU部３１はまずデータ
の送り先の機器アドレス信号をアドレスバツフア
１５よりローカルアドレスバスｄを介してデータ
転送装置３２のアドレスレジスタ２１へ出力し、
所望のデータをCPU部３１のデータバツフア１
６からローカルデータバスＣを介してデータ転送
装置３２のデータバツフア２０への更にコントロ
ール信号をCPU部３１のタイミングコントロー
ルよりローカルコントロール信号線ｂを介してデ
ータ転送装置３２のリード・ライト・コントロー
ル部２２へ出力する。これらデータ転送情報をデ
ータ転送装置へ出力したCPU部３１は、次の命
令の実行を開始する。一方CPU部３１からデー
タ転送情報を受け取つたデータ転送装置３２はリ
ード・ライト・コントロール部２２からコントロ
ール信号をデータ転送コントロール部２７へ送
り、これを受けたデータ転送コントロール部２７
は、データを送る時に使用するトランスミツトコ
ントロール部２８へコントロール信号を送る。こ
の時、データバツフア２０はトランスミツトレジ
スタ２４を介してデータバツフア２６へデータ信
号を送り、一方アドレスレジスタ２１はアドレス
バツフア２３へアドレス信号を送る。これらの信
号を受けたアドレスバツフア２３、データバツフ
ア２６ータバツフア２６、及びトランスミツトコ
ントロール部２８は共通バス３３のアドレスバス
ｇ、データバスｆ、コントロールバス６へ夫々の
信号を出力し、従来のハンドシエイク法によつて
他のデータ処理装置あるいはそれに付加されたデ
ータ転送装置とデータ転送を行なう。次にデータ
転送装置にてデータ転送が終了したら、データ転
送終了の信号をトランスミツトコントロール部２
８より、データ転送コントロール部２７へ知ら
せ、これを受けたデータ転送コントロール部２７
はリード・ライト・コントロール部２２を通し
て、CPU部３１のタイミングコントロール部１
７へデータ転送終了信号を出力し、次のデータ転
送命令を待つ。

一方、逆に他のデータ処理装置からCPU部３
１がデータを受け取る時は、共通バス３３を通し
て入つたきた他のデータ処理装置からのデータ信
号はデータバスｆによりデータ転送装置３２のデ
ータバツフア２６へ入力されたレシーブレジスタ
２５に保管される。コントロール信号はコントロ
ールバスｅによりレシーブコントロール部２９へ
入力される。コントロール信号を受け取つたレシ
ーブコントロール部２９はデータ転送コントロー
ル部２７へコントロール信号を出力し、これを受
け取つたデータ転送コントロール部２７は、デー
タを受け取つたことをCPU部３１へ知らせるた
め割込リクエスト信号線ｉを通してCPU部３１
の割込制御部１８へ割込リクエスト信号を出力す
る。

ここで、割込制御部１８はCPU部３１がデー
タ転送装置からデータを入力してよいか否かを知
らせる信号をタイミングコントロール部１７を通
じて、レデイ信号ｈによりデータ転送コントロー
ル部２７へ出力する。CPU部３１がデータを入
力許可状態の時はレシーブレジスタ２５に保管さ
れているデータがデータバツフア２０を介して
CPU部３１のデータバツフア１６へ入力され、
データ入力許可状態の時はレデイ信号線ｈを通し
て許可信号がデータ転送コントロール部２７へ入
力されるまで、レシーブレジスタ２５にてデータ
は保管される。

更に、CPU部３１が他のデータ処理装置へデ
ータを転送する際、前に転送したデータの転送が
終了していない場合、つまりアドレスレジスタ２
１トランスミツトレジスタ２４に、前のデータが
入つている時は、リード・ライト・コントロール
部２２からレデイ信号線ｈを通して、タイミング
コントロール部１７へデータ転送不許可信号を出
力し、この時はデータ転送装置３２がデータ転送
許可信号を出すまでCPU部３１は待ち状態（他
の命令が実行できない状態）となる。

本実施例におけるCPU部３１と、データ転送
装置３２とを有したデータ処理装置による処理手
順の良さをより明白にするために、従来のCPU
のみを有するデータ処理装置の処理手順と比較し
て第５図を参照して説明する。

第５図ａは従来のデータ処理装置（CPU）に
おけるデータ転送とCPUの処理手順を示し、第
５図ｂは本実施例におけるデータ転送とCPUの
処理手順を示す。

但し、第５図ａ，ｂはCPUから他のデータ処
理装置へデータを転送する場合の一例である。

ここで、○アはデータ転送期間、○ロはCPUの処
理期間を示し、H.I.J.Kは夫々CPUの命令処理期
間であり、H′.I′.J′はCPUで処理したH.I.J.のデー
タ転送期間であり、X.Y.X′.Y′.Z′はCPUがデータ
転送命令を出す期間を示す。

第５図ａより明らかな様にハンドシエイク法に
よる従来のデータ転送方式ではCPUは１つの命
令を期間Ｈで実行すると、そのデータをデータ転
送命令期間Ｘの後期間H′でデータ転送を行な
い、その後次の命令を期間Ｉで実行し、データ転
送命令期間Ｙの後、期間I′でデータを転送し、そ
の終了を待つて次の命令を期間Ｊで実行する。

しかしながら、第５図ｂを見ると、本実施例に
おいてはCPUが期間Ｈで１つの命令を実行し、
データ転送装置へデータを送り、データ転送命令
期間X′の後、期間H′でデータ転送装置より他の
データ処理装置へデータの転送を行ないこの期間
H′の間でCPUは次の命令Ｉを実行できる。そし
て命令の実行が終了すると同様にデータ転送装置
へデータを送りデータ転送命令期間Y′後期間I′に
おいてデータの転送を行なう一方、次の命令Ｊを
実行する。ここで命令Ｊの実行が終了した時、前
の命令Ｉのデータ転送I′が終了していない時は
CPUはデータ転送I′が終了するまで待ち状態とな
り、データ転送I′の終了後、データ転送命令期間
Z′の後、命令Ｊのデータ転送J′を行なうとともに
次の命令Ｋを実行する。

このように、本実施例ではデータ転送を行なつ
ている時、次の命令の実行が可能であり、従つて
CPUの処理効率は、データ転送の信頼性を低下
させることなく良好にせしめることができる。

更に、本発明のデータ処理装置におけるデータ
転送装置は必要に応じてデータ処理装置の各部に
設けることができ、例えばデータ転送において、
CPU部に付加されたデータ転送装置と入出力ポ
ートに付加されたデータ転送装置間でデータ転送
することも、又CPUにはデータ転送装置を付加
し、I/Oポートにはこのデータ転送装置を付加せ
ず、これらCPUに付加したデータ転送装置とI/O
ポートの間で直接データ転送することもできる。

又、データ転送装置をCPU、I/Oポート、ある
いは共有メモリ等の半導体チツプの中に共に組み
込むことも、又、それら半導体チツプの外に外付
けすることも、当業者が自由に必要に応じてなす
ことができるものである。

更に、本実施例で用いたローカルコントロール
信号線ｂ、ロールデータバスｃ、ロールアドレス
バスｄはCPUを１個しか持たないような簡単な
回路では不要であり、これらのバスを介すること
なく、直接CPU部とデータ転送装置とを接続し
てもよい。

【図面の簡単な説明】

第１図は従来のデータ処理装置を用いたシステ
ム構成図、第２図は従来のCPUからI/Oポートへ
データを転送するときのタイミング図、第３図は
I/OポートからCPUへデータを転数する時のタイ
ミング図をそれぞれ示す。第４図はCPUを有す
るデータ処理装置に本発明を適用した本発明の一
実施例のデータ処理装置の構成図を示し、第５図
ａは従来のCPUのデータ転送時間と命令実行時
間のタイミング図を示し第５図ｂは実施例におけ
るCPUのデータ転送時間と命令実行時間のタイ
ミング図を示す。 １…第１のCPU、２…第１のCPUの専用メモ
リ、３…第２のCPU、４…第２のCPUの専用メ
モリ、５…共有メモリ、６，７…入出力ポート、
８…共通バス、９…汎用レジスタ、１０…演算処
理ユニツト（ALU）、１１…テンポラリレジス
タ、１２…アキユムレータ、１３…デコーダ部、
１４…インストラクシヨンレジスタ部、１５…ア
ドレスバツフア部、１６…データバツフア部、１
７…タイミングコントロール部、１８…割込制御
部、１９…CPUの専用メモリ部、２０，２６…
データバツフア部、２１…アドレスレジスタ部、
２２…リード・ライト・コントロール部、２３…
アドレスバツフア部、２４…トランスミツトレジ
スタ部、２５…レシーブレジスタ部、２７…デー
タ転送コントロール部、２８…トランスミツトコ
ントロール部、２９…レシーブコントロール部、
３０…演算部、３１…CPU、３２…データ転送
装置、３３…共通バス、ａ…内部データバス、ｂ
…ローカルコントロール信号線、ｃ…ローカルデ
ータバス、ｄ…ローカルアドレスバス、ｅ…コン
トロール、ｆ…データバス、ｇ…アドレスバス、
ｈ…レデイ信号線、ｉ…割込リクエスト信号線、
○イ…データ転送期間、○ロCPUの処理期間、H.I.J.
K…CPUの実行命令、H′.I′.J′…データ転送期
間、X.Y.X′.Y.Z′…データ転送命令期間。

Claims (1)

【特許請求の範囲】
1. １ メモリおよび入出力機器が夫々並列に接続さ
   れた共通バスと、前記共通バスにデータ転送装置
   を介して接続されたCPUとを含み、前記データ
   転送装置は前記共通バスと前記CPUとに夫々接
   続され、データを一時保持するバツフアと、前記
   共通バスを通して前記メモリもしくは入出力機器
   とハンドシエイク方式でデータの転送を行なう回
   路と、前記共通バス上のデータを前記CPUへ入
   力する際前記CPUに対して割込み信号を発生す
   る回路と、前記CPUからのデータを前記共通バ
   スに出力する際前記バツフアが満杯の時は前記
   CPUをウエイト状態にする回路とを有し、前記
   CPUは前記データ転送装置を介してのみ前記共
   通バスに結合されるようにしたことを特徴とする
   データ処理装置。