JPS6215903B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、バス制御方式に関し、特に２組のシ
ステム間でハング・アツプや転送データの衝突を
なくすことができるバス制御方式に関するもので
ある。

小形コンピユータ・システムでは、プロセツサ
やメモリと同じく入出力インタフエース回路をバ
スに接続して、プロセツサと同じように入出力イ
ンタフエース回路から直接メモリをアクセスでき
る単一バス方式を用いるものが多い。この場合、
プログラムによつてプロセツサと入出力インタフ
エース回路間のデータ転送を制御する方法と、
DMA制御部（Direct Memory Access
Controller）によつてメモリと高速入出力インタ
フエース回路間の高速データ転送を制御する方法
とがある。高速データの転送として、例えばデイ
スプレイ表示装置の表示データをリフレツシユす
るためメモリから読出して転送する場合等では、
特に優先して行われる。

第１図は、２組のバス結合制御方式のブロツク
図である。

Ｂプロセツサ９、Ｂメモリ１２、およびＢアダ
プタ１１群が１本のバス４に接続されたＢシステ
ム２では、アダプタ１１とメモリ１２の間の転送
をDMA制御部１０の制御で行うため、プロセツ
サ９とメモリ１２間、またはプロセツサ９とアダ
プタ群１１間のデータ転送と、アダプタ群１１と
メモリ１２間のデータ転送が、バス４上で衝突す
ることなく実行される。なお、アダプタ群１１
は、入出力インタフエース回路として各種入出力
装置と接続される。

また、バス制御部８によりＢシステム２のバス
４に接続されるＡシステム１は、Ｂシステム２の
アダプタとして機能する。Ａシステム１のプロセ
ツサ５は、DMA制御部１０を介してＢシステム
２内のＢメモリ１２をアクセスすることができる
一方、Ｂシステム２のプロセツサ９は、バス制御
部８を介してＡシステム１のメモリ６またはアダ
プタ群７をアクセスすることができる。

第２図は、第１図における従来のバス制御部の
詳細ブロツク図である。

第２図のバス制御部８には、バス時分割制御部
５０とDMAシーケンス制御部５１とアドレス・
バツフア２３，２４，２６とデータ・バツフア２
２，２５が設けられている。バス時分割制御部５
０は、Ｂプロセツサ９とＡプロセツサ５からＡア
ドレス・バス２７とＡデータ・バス２８を使用し
てＡメモリ６あるいはＡアダプタ群７に対してデ
ータ転送を行いたい旨の要求があると、これらを
受付けて時分割で実行させるためのものであり、
またDMAシーケンス制御部５１は、Ａプロセツ
サ５からＢメモリ１２に対するデータ転送要求が
あると、Ｂシステム２のDMA制御部１０にＢバ
ス使用要求信号１７を発行し、DMA制御部１０
のＢバス使用許可によりＡプロセツサ５とＢメモ
リ１２間のデータ転送を実行させるものである。

したがつて、Ａプロセツサ５とＡメモリ６、Ａ
アダプタ群７、Ｂメモリ１２またはＢアダプタ１
１群との間のデータ転送、およびＢプロセツサ９
とＡメモリ６、Ａアダプタ群７、Ｂメモリ１２ま
たはＢアダプタ群１１との間のデータ転送をそれ
ぞれ実行できるようにバス制御を行う場合、バス
時分割制御部５０はＡプロセツサ５とＢプロセツ
サ９のＡバス使用要求を時分割にサンプリング
し、もし２つのプロセツサが同時にＡバス使用要
求を発行したとしても、一方のプロセツサのＡバ
ス使用要求がサンプリングされると、そのプロセ
ツサの命令実行が終了するまで他方のプロセツサ
のＡバス使用要求をサンプリングしないようにし
て、両プロセツサのデータがバス２７，２８上で
衝突することなく、両プロセツサが命令を実行で
きるようにバス制御を行う。

また、DMAシーケンス制御部５１は、Ａプロ
セツサ５のＡバス使用要求が時分割制御部５０に
よりサンプリングされてＡプロセツサ５の命令実
行が可能となり、尚かつＡプロセツサ５よりＢメ
モリ・アクセス要求信号１３が発行された場合、
DMA制御部１０に対してＢバス使用要求信号１
７を発行する。このとき、Ａデータ・バス２８に
は、データ・バツフア２２を介してＡプロセツサ
５のデータが乗つている。その後、DMA制御部
１０からＢバス使用許可信号１８が発行されるこ
とにより、アドレス・バツフア２６、データ・バ
ツフア２５がイネーブルされ、これによつてＢメ
モリ１２がアクセスされると、DMAシーケンス
制御部５１はバス時分割制御部５０にＢメモリ・
アクセスが終了したことをＢメモリ・アクセス信
号５２を送出して知らせる。バス時分割制御部５
０は、Ａプロセツサ５の命令が実行されたことを
知り、次のＡバス使用要求のサンプリングを開始
する。

しかし、このようなシステム構成では、DMA
シーケンス制御部５１からのＢバス使用要求と、
Ｂプロセツサ９からのＡバス使用要求が同時に発
生した場合、DMA制御部１０はＢプロセツサ９
が命令実行の途中であり、Ｂバス２９，３０上で
のデータの衝突を防止するため、DMAシーケン
ス制御部５１にＢバス使用許可信号１８を返送し
ない。また、バス時分割制御部５０も、Ａプロセ
ツサ５が命令実行の途中であるため、Ｂプロセツ
サ９からのＡバス使用要求を受付けない。したが
つて、両プロセツサ５，９はそのままの状態でハ
ングアツプしてしまう可能性がある。

そこで、この状態を改善するため、従来、Ａプ
ロセツサ５がＢメモリ１２をアクセスしようとす
るときには、その要求をDMA制御部１０とＢプ
ロセツサ９に通知し、Ａプロセツサ５は両方の許
可を受けてからＢメモリ１２をアクセスするよう
にしている。しかしながら、このような制御方式
では、両プロセツサからアダプタ群７，１１への
データ転送およびメモリ・アクセス・プログラム
が難しくなり、またデータの転送効率が低下する
という問題がある。

さらに、第２図におけるDMAシーケンス制御
部５１をバス時分割制御部５０と切離し、両プロ
セツサの動作と無関係にＢメモリ１２をアクセス
しようとすると、Ｂシステムのバス・インターフ
エイスに合わせたDMA制御部１０、Ｂメモリ１
２に対するインターフエイス回路、および転送す
べきデータとそのデータのアドレスをセツトして
おくレジスタ、およびデータ・バツフア、アドレ
ス・バツフア等を具備するDMAシーケンス制御
用アダプタが必要となり、ICの数が増大すると
いう問題がある。

本発明の目的は、前述したような従来の問題を
解決するため、バス結合システムにおける２つの
プロセツサが互いに他のプロセツサの動作状態を
意識することなく、他のバスに接続されたメモリ
やアダプタ群とのデータ転送命令を発行した場合
でも、２つのプロセツサのデータ転送要求の競合
によるシステムのハング・アツプ、ならびにバス
上でのデータの衝突を起すことなく、命令を実行
できるようなバス制御方式を提供することにあ
る。

本発明によるバス制御方式は、メモリとアダプ
タ間のデータ転送をDMA制御により行う第１の
システムと、その第１のシステムのアダプタであ
る第２のシステムからなる複数プロセツサ・シス
テムにおいて、第２のシステムのメモリ、アダプ
タ群へのデータ転送を時分割に実行させ、かつ同
時要求発生の場合には、時分割制御によらず、第
１のプロセツサのデータ転送を優先的に実行させ
るバス制御回路を設け、第１のシステムのDMA
制御部よりバス使用許可があると始めて第２のプ
ロセツサが第１のシステムのメモリをアクセスす
ることを特徴としている。

以下、本発明の実施例を、図面により説明す
る。

第３図は、本発明のバス制御方式を示すブロツ
ク図である。

従来と同じように、Ｂシステムでは、Ｂアドレ
ス・バス３０とＢデータ・バス２９上にＢプロセ
ツサ９、Ｂアダプタ群１１、およびＢメモリ１２
が結合され、またＡシステムのＡプロセツサ５、
Ａメモリ６、Ａアダプタ群７がバス制御部８′を
介してＢアドレス・バス３０とＢデータ・バス２
９に結合されている。

さらに、Ａアドレス・バス２７、Ａデータ・バ
ス２８上にＡメモリ６とＡアダプタ群７が結合さ
れ、またバス制御部８′を介してＡプロセツサ５
が結合されている。

第３図のバス制御部８′には、第２図のバス制
御部８と同じく、Ａプロセツサ５のデータ線とＡ
データ・バス２８を結ぶためのデータ・バツフア
２２、Ａプロセツサ５のアドレス線とＡアドレ
ス・バス２７を結ぶためのアドレス・バツフア２
３、Ａプロセツサ５のアドレス線とＢアドレス・
バス３０を結ぶためのアドレス・バツフア２６、
Ｂアドレス・バス３０とＡアドレス・バス２７を
結ぶためのアドレス・バツフア２４、およびＢデ
ータ・バス２９とＡデータ・バス２８を結ぶため
のデータ・バツフア２５が設けられている。

また、第３図では、バス時分割使用制御部５０
とDMAシーケンス制御部５１のかわりに、バス
制御回路２１が設けられ、ＢシステムのDMA制
御部１０とＡシステム間の信号授受はこのバス制
御回路２１がすべて制御する。データ・バツフア
２５とアドレス・バツフア２４は、このバス制御
回路２１の制御により、バス上でデータの衝突が
起らないように、３ステート状態とアクテイブ状
態に保持される。

次に、バス制御回路２１とＡプロセツサ５、Ｂ
プロセツサ９およびDMA制御部１０とインター
フエイス用の信号について説明する。

第１に、バス制御回路２１にＡプロセツサ５ま
たはＢプロセツサ９より入力される信号は、Ａプ
ロセツサＡバス使用要求信号（以下AMREQ信号
と記す）１３と、ＡプロセツサＢメモリ・アクセ
ス要求信号（以下ACS信号と記す）１９と、Ｂ
プロセツサＡバス使用要求信号（以下BMREQ信
号と記す）１５であり、一方、バス制御回路２１
から出力される信号はＡプロセツサＡバス使用許
可信号（以下AENBL信号と記す）１４と、Ｂプ
ロセツサＡバス使用許可信号（以下BENBL信号
と記す）１６である。

第２に、バス制御部２１よりDMA制御部１０
に対しては、Ｂバス使用要求信号（以下
BUSREQ信号と記す）１７が出力され、DMA制
御部１０からバス制御部２１に対してＢバス使用
許可信号（以下BUSENBL信号と記す）１８が入
力される。

第４図は、第３図のバス制御回路の詳細な構成
図である。

バス制御部８′の動作は、以下の５つの場合に
分けて考えることができる。

先ず第１に、Ａプロセツサ５もＢプロセツサ９
も、バス制御部８′にＡメモリ６、Ａアダプタ群
７に対するデータ転送要求を発行していない場合
である。このときには、第４図のAMREQ信号１
３、BMREQ信号１５、およびACS信号１９が、
いずれも論理「０」であるため、フリツプ・フロ
ツプ回路３２の出力であるBENBL信号１６、お
よびアンド回路３７の出力であるAENBL信号１
４は「０」となる。

また、ACS信号１９が「０」であるため、ア
ンド回路３９の出力であるBUSREQ信号１７は
「０」となつて、DMA制御部１０からBUSENBL
信号１８が返ることはないので、ノア回路４０の
出力であるデータ・バツフア・イネーブル信号
（以下BDEN信号と記す）２０も「０」となる。

したがつて、第３図に示すように、AENBL信
号１４、BENBL信号１６、BDEN信号２０に制
御されるアドレス・バツフア２３，２４，２６お
よびデータ・バツフア２２，２５はいずれも３―
ステート状態となり、Ａアドレス・バス２７およ
びＡデータ・バス２８にデータが乗ることはな
い。

第２には、Ａプロセツサ５がＡメモリ６に格納
されているプログラムのフエツチ、Ａアダプタ群
７との動作情報の授受、およびアダプタ群７によ
り送、受信される他システムとのデータの授受等
を行うため、バス制御部８′にデータ転送要求を
発行した場合である。

この場合には、第４図において、AMREQ信号
１３が「１」となり、BMREQ信号１５、ACS信
号１９は「０」のままである。BMREQ信号１５
が「０」であれば、フリツプ・フロツプ回路３２
の出力であるBENBL信号１６は「０」である。

フリツプ・フロツプ回路３４は、AMREQ信号
１３が入力するため、リセツト状態が解かれ、Ｄ
入力信号が「１」となつて、その出力信号４２を
「１」にする。

また、ACS信号が「０」であるため、ナンド
回路３６の出力「１」と、フリツプ・フロツプ３
４の出力４２の「１」がアンド回路３７に入力し
て、出力信号であるAENBL信号１４を「１」に
する。

また、BUSENBL信号１８も「０」であるた
め、オア回路４０の出力であるBDEN信号２０も
「０」となる。

したがつて、第３図におけるアドレス・バツフ
ア２３とデータ・バツフア２２がAENBL信号１
４により起動され、BDEN信号２０とBENBL信
号１６により制御されるアドレス・バツフア２
４，２６およびデータ・バツフア２５は３―ステ
ート状態となるので、Ａプロセツサ５のアドレス
がＡアドレス・バス２７で転送され、データ線が
データ・バツフア２２を通してＡデータ・バス２
８に結合され、これによつてＡプロセツサ５とＡ
メモリ６、またはＡアダプタ群７とのデータ転送
が可能となる。

第３には、Ｂプロセツサ９がＡメモリ６内に格
納されるＡシステム１の動作ステータス情報を読
取り、Ａシステム１への動作指示情報の書込み、
Ａアダプタ群７のイニシヤライズ等を行うため、
バス制御部８′にデータ転送要求を発行した場合
である。

この場合には、第４図におけるBMREQ信号１
５が「１」となり、AMREQ信号１３、ACS信号
１９は「０」のままである。

AMREQ信号１３が「０」であれば、フリツ
プ・フロツプ回路３４はリセツトされているの
で、出力信号４２は「０」である。したがつて、
アンド回路３７の出力であるAENBL信号１４が
「０」となり、BMREQ信号１５が「１」である
ため、アンド回路３１の出力は「１」となる。こ
れにより、フリツプ・フロツプ回路３２のリセツ
トが解け、Ｄ入力信号が「１」となるので出力で
あるBENBL信号１６が「１」となる。

また、オア回路４０の出力であるBDEN信号２
０も「１」となる。

したがつて、第３図において、BENBL信号１
６によりアドレス・バツフア２４が、またBDEN
信号２０によりデータ・バツフア２５が、それぞ
れ起動状態となる。

このとき、BUSENBL信号１８、AENBL信号
１４により制御されるアドレス・バツフア２３，
２６、およびデータ・バツフア２２は３―ステー
ト状態のままである。これにより、Ｂプロセツサ
９のアドレスがＡアドレス・バス２７で転送さ
れ、Ｂデータ・バス２９とＡデータ・バス２８が
データ・バツフア２５を通して結合されて、Ｂプ
ロセツサ９とＡアダプタ群７、またはＡメモリ６
間のデータ転送が可能となる。

第４の場合は、前記第２と第３の場合の競合し
た状態であり、例えば、Ａプロセツサ５のプログ
ラム・フエツチと、Ｂプロセツサ９のＡシステム
１の動作ステータスの読取りが同時に発生し、と
もにバス制御部８′に、Ａメモリ６に対するデー
タ転送要求を発行したような場合である。

このとき、第４図において、AMREQ信号１３
とBMREQ信号１５がともに「１」となり、ACS
信号１９は「０」のままである。これにより、フ
リツプ・フロツプ回路３２，３４は、ともにリセ
ツトが解け、Ｄ入力信号が「１」となる。

しかし、フリツプ・フロツプ回路３２，３４に
は、位相が逆でAMREQ信号１３，BMREQ信号
１５を時分割にサンプリングするためのクロツク
４１が入力されているため、もし先にBMREQ信
号１５がサンプリングされ、BENBL信号１６が
「１」となつた場合には、フリツプ・フロツプ回
路３４のＤ入力は「０」となり、出力信号４２は
「０」のままでAENBL信号１４も「０」のまま
となる。これにより、ナンド回路３１の出力も
BMREQ信号が「０」となるまで「１」の状態を
保持し、フリツプ・フロツプ回路３２の出力であ
るBENBL信号１６も「１」を保持する。このと
きには、BDEN信号２０が「１」となるため、第
３の場合で説明したように、Ｂプロセツサ９とＡ
メモリ６またはＡアダプタ群７との間のデータ転
送が可能となる。

その後、Ｂプロセツサ９のデータ転送が終了
し、BMREQ信号１５が「０」となつたとき、フ
リツプ・フロツプ回路３２はリセツトされ、
BENBL信号１６は「０」となる。これにより、
フリツプ・フロツプ回路３４のＤ入力信号は
「１」となり、AMREQ信号１３が「１」のまま
であるため、出力信号４２は「１」になると同時
に、ACS信号が「０」であるため、アンド回路
３７の出力であるAENBL信号１４は「１」とな
る。

AENBL信号１４が「１」であるため、アンド
回路３１の出力は「０」のままとなり、フリツ
プ・フロツプ回路３２はリセツトされたままとな
つて、BENBL信号１６が「１」となることはな
い。ACS信号が「０」であるため、BUSREQ信
号１７は「０」となつて、BUSENBL信号１８も
「０」となり、BDEN信号２０は「０」を持続す
る。これにより、第２の場合で説明したように、
Ａプロセツサ５とＡメモリ６またはＡアダプタ群
７との間のデータ転送が可能となる。

次に、第５の場合には、例えば、Ａプロセツサ
５がＡアダプタ群７により送受信されるデータを
処理するため、Ｂメモリ１２とのデータ転送を行
う必要が生じ、そのためバス制御部８′にＢメモ
リ１２をアクセスする要求を発行したような場合
である。また、これと同時に、Ｂプロセツサ９が
Ａシステム１の動作ステータスを読取るため、Ａ
メモリ６にアクセスしようとしてバス制御部８′
にデータ転送要求を発行した場合にも、両プロセ
ツサが、前記の動作を正常に実行できることを併
せて説明する。

この場合には、第４図において、AMREQ信号
１３とACS信号１９がともに「１」となる。

BMREQ信号１６が「０」であれば、フリツ
プ・フロツプ回路３４の出力信号４２は「１」と
なり、ACS信号１９が「１」であるため、アン
ド回路３９の出力であるBUSREQ信号１７が
「１」となり、DMA制御部１０に対してバス制御
部８′よりＢアドレス・バス３０、Ｂデータ・バ
ス２９の使用要求が発行される。

しかし、DMA制御部１０のＢアドレス・バス
３０、Ｂデータ・バス２９の使用許可信号である
BUSENBL信号１８が「１」となるまでは、アン
ド回路３７の出力であるAENBL信号１４は
「０」のままである。

したがつて、このときＢプロセツサ９よりＡメ
モリ６、Ａアダプタ群７に対するデータ転送要求
が発行された場合には、バス制御部８′はそれを
受付けるので、Ｂプロセツサ９は第４の場合で説
明したように、BMREQ信号１５を「１」にする
ことにより、フリツプ・フロツプ回路３２をセツ
ト状態にしてBENBL信号１６を「１」にすると
ともに、BDEN信号２０を「１」にして、データ
転送を実行することができる。

これに対して、DMA制御部１０がBUSENBL
信号１８を「１」にしたとき、第４図において、
Ｂプロセツサ９のデータ転送が終了しBENBL信
号１６が「０」になつていれば、AENBL信号１
４が「１」になり、これによりBDEN信号２０も
「１」となる。したがつて、第３図におけるアド
レス・バツフア２３，２６およびデータ・バツフ
ア２２，２５が起動される。このとき、BENBL
信号１６の制御されるアドレス・バツフア２４
は、３ステート状態にある。Ａプロセツサ５のア
ドレスがアドレス・バツフア２６を通してＢアド
レス・バス３０に転送され、またデータ線がデー
タ・バツフア２２，２５を通してＢデータ・バス
２９に結合されることにより、Ａプロセツサ５は
Ｂメモリ１２をアクセスすることが可能になる。

なお、実施例においては、バス制御部８′をＡ
システム１内に設けているが、Ｂシステム２内に
バス制御部８′を設けても何ら差支えない。

以上説明したように、本発明によれば、２組の
プロセツサから第２のメモリ、アダプタ群に対す
るデータ転送を時分割に実行させる手段と、２組
のプロセツサから同時に他システムのメモリ、ア
ダプタ群に対するデータ転送要求を発行したと
き、第１のプロセツサのデータ転送を先に実行さ
せた後、DMA制御部の許可を受けてから第２の
プロセツサのデータ転送を実行させる手段を含む
バス制御回路を設けたので、２つのプロセツサが
互いに他のプロセツサの動作状態を意識すること
なく命令を実行しても、２つのプロセツサのデー
タ転送要求の競合によりシステムがハングアツプ
することがなく、しかも２つのプロセツサのアド
レスおよびデータが、２つのシステムのアドレ
ス・バス、データ・バス上で衝突することなく、
円滑に転送することができる。

【図面の簡単な説明】

第１図は２組のバス結合制御方式のブロツク
図、第２図は第１図における従来のバス制御部の
詳細ブロツク図、第３図は本発明の実施例を示す
バス制御方式のブロツク図、第４図は第３図にお
けるバス制御回路の詳細構成図である。 １…Ａシステム、２…Ｂシステム、３…Ａバ
ス、４…Ｂバス、５…Ａプロセツサ、６…Ａメモ
リ、７…Ａアダプタ群、８，８′…バス制御部、
９…Ｂプロセツサ、１０…DMA制御部、１１…
Ｂアダプタ群、１２…Ｂメモリ、１３…Ａプロセ
ツサＡバス使用要求信号、１４…ＡプロセツサＡ
バス使用許可信号、１５…ＢプロセツサＡバス使
用要求信号、１６…ＢプロセツサＡバス使用許可
信号、１７…Ｂバス使用要求信号、１８…Ｂバス
使用許可信号、１９…ＡプロセツサＢメモリ使用
要求信号、２０…データ・バツフア・イネーブル
信号、２１…バス制御回路、２２…データ・バツ
フア、２３…アドレス・バツフア、２４…アドレ
ス・バツフア、２５…データ・バツフア、２６…
アドレス・バツフア、２７…Ａアドレス・バス、
２８…Ａデータ・バス、２９…Ｂデータ・バス、
３０…Ｂアドレス・バス、３１…アンド回路、３
２…フリツプ・フロツプ回路、３３…インバータ
回路、３４…フリツプ・フロツプ回路、３５…ア
ンド回路、３６…ナンド回路、３７…ナンド回
路、３８…インバータ回路、３９…アンド回路、
４０…ノア回路、４１…バス使用要求サンプリン
グ・クロツク信号、４２…フリツプ・フロツプ出
力信号。

Claims (1)

【特許請求の範囲】
1. １ メモリとアダプタ間のデータ転送をDMA制
   御部の制御により行う第１のシステムと、該第１
   のシステムのアダプタである第２のシステムから
   なる複数プロセツサ・システムにおいて、両シス
   テムのプロセツサから第２システムのメモリ、ア
   ダプタ群に対するデータ転送を時分割で実行させ
   る手段と、両システムのプロセツサが同時に他方
   のシステムのメモリ、アダプタ群に対するデータ
   転送要求を発行したとき、第１システムのプロセ
   ツサのデータ転送を先に実行させた後、前記
   DMA制御部の許可を受けてから第２システムの
   プロセツサのデータ転送を実行させる手段を含む
   バス制御部を設けることを特徴とするバス制御方
   式。