KR920003180B1 - 바이패스(bypass)회로를 갖는 데이타 처리장치 - Google Patents

Abstract

내용 없음.

Description

바이패스(bypass)회로를 갖는 데이타 처리장치

제1도는 바이패스 회로를 가지지 않는 종래의 데이타 처리장치의 블록도.

제2도는 제1도의 데이타 처리장치내의 데이타 흐름을 설명하는 도.

제3도는 바이패스 회로를 갖는 종래의 데이타 처리장치의 블록도.

제4도는 제3도의 데이타 처리장치내의 데이타 흐름을 설명하는 도.

제5도는 제3도의 데이타 처리장치에 존재하는 문제점을 설명하는 도.

제6도는 본 발명의 바람직한 실시예의 기본구조의 블록도.

제7도는 실시예의 동작을 설명하는 도.

제8도는 실시예의 동작을 설명하는 타이밍 차아트(chart).

제9도는 실시예의 상세한 구조를 설명하는 블록도.

제10도는 제9도의 구조에 사용된 레지스터 파일의 실시예 블록도.

제11도는 제10도의 구조에 사용된 레지스터의 회로도.

제12도는 제11도에 도시된 레지스터 파일에 제공된 메모리셀의 실시예 회로도.

제13도는 제9도의 구조에 사용된 데이타 전송제어 회로의 실시예 회로도.

제14도는 제9도의 구조에 사용된 바이패스 회로의 실시예 블록도.

제15도는 제10도에 제시된 레지스터 파일에 관한 리이드/라이트 동작을 나타내는 타이밍 차아트.

제16도는 바이패스 동작이 요구될때 실시예의 동작을 나타내는 타이밍 차아트.

본 발명은 일반적으로 바이패스 회로를 갖는 데이타 처리장치에 관한 것으로서, 보다 상세하게는 높은 유연성을 지니는 여러가지 데이타길이(워드길이)를 갖는 다양한 데이타에 대하여 바이패스 제어를 처리할 수 있는 바이패스 회로를 갖는 데이타 처리장치에 관한 것이다.

일반적으로, 컴퓨터와 마이크로 프로세서와 같은 데이타 처리장치에 있어서의 데이타처리는 레지스터 파일에 관하여 수행된다. 레지스터 파일을 사용함으로써, 고속 데이타 처리는 외부모리의 액세스 속도에 의해 제한되지 않고 행해질 수 있다. 그러나, 레지스터 파일을 사용할지라도, 레지스터 파일에 있는 데이타를 갱신하고 다시 쓰기위해서는 시간이 걸리기 때문에, 데이타 처리에 있어서 딜레이가 발생될 수 있다.

제1도와 제2도에 있어서, 처리블록 1은 소정의 데이타 치러에 대하여 입력데이타 Din을 받아들이고, 처리사이클 ①에 출력데이타 Dout를 발생한다. 출력데이타 Dout는 레지스터 파일②에 라이트된다. 그것에 의하여, 레지스터 파일의 내용은 제2도에 도시된 처리사이클 ②에서 실행되는 동안에 출력데이타 Dout으로 갱신된다. 그 후, 조금전에 라이트된 데이타(해치된 데이타)를 사용하는 다음 데이타처리 단계가 요구될때, 해치된 데이타를 포함하는 필요한 데이타는 처리사이클 ③에 있는 레지스터 파일 2로 부터 리이드되며, 적당한 데이타 처리가 실행된다. 조금전에 라이트된(갱신된)데이타를 사용한 데이타 처리가 처리사이를 ②후에 즉시 실행될 수 없다는 것, 다시말해서, 처리사이클 ②가 실행되는 동안에 대기하여야만 된다는 것을 상술된 내용으로 부터 알수 있다. 이것이 데이타 처리의 딜레이 원인이다.

상술된 문제점을 극복하기 위하여 바이패스 제어가 제안되었다. 제3도는 종래의 바이패스 제어를 위한 기본배치를 나타낸다. 도시된 바와 같이, 데이타 버스들 사이에 바이패스 회로 3은 처리블록 1로 부터 얻은 처리된 데이타 Dout를 통과하기 위한 기능을 하고, 바이패스된 데이타 Din을 처리블록 1에 공급한다. 레지스터 파일 2가 다음 데이타 처리에 사용된 처리블록 1로 부터 공급된 처리된 데이타 Dout으로 갱신될때, 처리된 데이타 Dout은 바이패스 회로 3을 통하여 통과되고 입력 데이타 Din은 처리블록 1에 공급된다. 다음, 처리블록 1은 바이패스된 입력데이타에 대하여 언급하므로써 다음 데이타 처리를 실행한다. 같은 방법으로, 바이패스 회로 3은 다음 데이타 처리와 레지스터 파일 2의 갱신이 동시에 실행되도록 할 수 있다.

제4도는 상술한 데이타 처리의 과정을 설명한다. 첫번째 데이타 처리동작과 다음의 데이타 처리동작이 연속적인 처리 사이클 ①과 ②에서 실행될 수 있다는 것을 제4도로 부터 알 수 있다.

그러나, 종래의 바이패스 제어에서, 레지스터 파일 2와 바이패스 회로 3은 특별한(고정된)위드길이를 갖는 데이타를 처리하기 위해 디자인된 대형컴퓨터와 일치되도록 디자인되었다. 이러한 이유 때문에, 제3도의 구조는 데이타의 워드길이가 고정되어 있지않고 변화하는 소형 컴퓨터에 대해서는 적당하지 않다.

제5도는 상술된 문제점을 설명하는 도이다. 데이타 처리는 레지스터 파일 2에 저장된 워드길이 데이타 D1과 D2의 하위 바이트를 받아들이며, 레지스터파일 2에 있는 워드길이 데이타의 하위바이트는 결과 데이타 R로 전환되고, 데이타 R를 포함하는 수정된 워드길이 데이타 D3이 다음 데이타 처리에 사용될 것으로 추측된다. 이 같은 경우에 있어서, 데이타 D3의 상위 바이트가 아직 레지스터파일 2에 놓여있는 동안, 단지 데이타 R만이 바이패스 회로 3를 통하여 통과하도록 허락된다. 그러므로, 이 시간에는 처리블록 1이 데이타의 워드길이에 대해서는 언급되지 않는다. 이러한 이유 때문에, 실질적인 사용에 있어서, 레지스터파일 2의 갱신이 끝난후에 레지스터파일 2에 있는 수정된 하위바이트 R을 갖는 워드길이 데이타는 그로부터 리이드되고 다음 데이타처리 단계에서 사용된다. 이것은 바이패스 제어에 의해 제공된 장점의 손실을 뜻한다. 결과적으로, 데이타 처리의 딜레이는 비록 바이패스 제어가 적용될지라도 효과적으로 극복할 수 없다.

본 발명의 일반적인 목적은 상술된 단점이 제거된 바이패스 회로를 갖는 데이타 처리장치를 제공하기 위한 것이다.

본 발명의 더욱 특별한 목적은 증가된 데이타 처리속도를 갖는 여러가지 데이타의 길이 데이타를 처리하기에 적절한 바이패스 회로를 갖는 데이타 처리장치를 제공하기 위한 것이다.

본 발명의 상기 목적들을 첫번째와 두번째 버스, 예정된 동작에 대하여 첫번째 버스로부터 공급된 입력데이타를 받아들이고, 그것에 의하여 출력데이타를 두번째 버스에 공급하는 처리수단, 첫번째와 두번째 버스를 사이에 연결되고, 두번째 버스위의 데이타를 저장하며, 처리수단에서 처리된 데이타의 최소데이타 길이와 같거나 초과한 용량을 갖는 다수의 레지스터 부분들을 포함하는 레지스터 파일 수단, 첫번째와 두번째 버스들 사이에 연결되고, 최소 데이타 길이의 단위로 첫번째 버스에 데이타를 출력하기 위해서 두번째 버스위의 데이타를 바이패스하며, 최소 데이타 길이를 갖는 다수의 바이패스선들 각각을 포함하는 바이패스수단, 최소 데이타 길이의 단위로 레지스터 파일 수단에대한 데이타 리이드와 데이타 라이트를 제어하고, 최소 데이타 길이의 단위로 첫번째 버스에 두번째 버스위의 데이타를 바이패스하기 위한 바이패스 수단을 제어하기 위한 제어수단을 포함하는 바이패스 회로를 갖는 데이타 처리장치에 의해 성취될 수 있다.

다른 목적들, 본 발명의 특징과 장점은 수반된 도면과 다음에 상세히 서술함으로써 분명해질 것이다.

본 발명의 바람직한 실시예가 서술된다.

제6도는 본 발명의 바람직한 실시예의 기본구조를 나타낸다. 실시예의 데이타 처리장치는 첫번째 버스 15와 두번째 버스 16에 연결된 처리블록 12, 레지스터 파일 13, 그리고 바이패스 회로 14를 포함한다. 첫번째와 두번째 버스 15와 16의 각각에 포함된 라인의 수는 처리블록 12를 처리할 수 있는 최대 워드길이, 예를 들면, 4n비트(n은 정수이다)에 대응한다.

처리블록 12는, 예를 들면, 산술논리 장치이고, 첫번째 버스 15를 통하여 그안에 입력된 데이타를 대하여 수치연산과 논리연산과 같은 각종 연산처리를 수행한다. 각종 연산처리의 결과는 버스 16에 공급된다. 처리 블록 12에 실행된 수치연산은 가산, 감산, 승산, 제산등을 포함한다. 처리블록 12에서 실행된 논리연산은 논리합, 논리적등등을 포함한다. 상술된 연산은 비트이 소정의 수에 대한 가산기에 의하여 실행될 수 있다. 즉, 처리된 데이타의 워드길이는 가산회로(또는 산술논리회로)에 의하여 취급될 수 있는 비트들의 수에 달려있다. 예를 들면, 처리블록 12은 1바이트(8비트=n비트), 2바이트(2n비트)또는 4바이트(4n비트)의 데이타 길이를 갖는 데이타를 처리하기 위하여 사용된다. 이같은 경우에 있어서, 1바이트의 데이타딜이는 n비이트로 이루어진 최소 워드길이이고, 1바이트에 대하여 사용하기 위한 가산기가 적용된다. 이와같은 가산기 대신에 헤프-바이트(n/2 비트)에 대한 가산기가 사용될 수 있다. 이 같은 경우에 있어서는, 헤프-바이트가 최소 워드 길이이다.

레지스터 파일 13은 데이타를 고속으로 리이드하고 라이트 하는 것이 가능한 각 레지스터들의 군을 포함한다. 레지스터 군에있는 각 레지스터는 최소워드길이에 대응한 비트 수(n)으로 구성되며, 신호선의 번호 n을 통하여 첫번째 버스 15에 접속된다.

바이패스 회로 14는 신호선에 번호 n으로 이루어진 신호선의 각 군에서, 그것의 입력단자의 측면위에 두번째 버스 16에 접속되며, 신호선의 네번째 군을 통하여 그것의 출력단자의 측면위에 첫번째 버스 15에 접속된다.

제7도를 언급하므로써 다음의 내용이 추측된다.

(I) 논리연산은 레지스터파일 13에 저장된 투-바이트 길이 데이타[A]와 1바이트의 결과 데이타[RA]에 대하여 실행된다. 다음, 레지스터파일 13에 저장된 하위바이트 데이타[AL]은 연산결과 [AL']로 전환된다.

(II) 레지스터 파일 13에 저장된 데이타 [A]의 상위바이트 [AU]와 연산결과 [AL']가 참조되고, 적당한 논리연산은 [AU]+[AL']의 투-바이트길이 데이타에 대하여 실행된다.

종래의 방법에 따라서, 레지스터파일 13이 완전히 갱신될때까지 상술된 절차(II가 행해질 수 없다는 것을 알 수 있다. 한편, 본 실시예에 따라서, 처리된 하위바이트 데이타 [AL']은 바이패스 회로를 통하여 첫번째 버스 15에 보내지며, 동시에 상위 바이트 [AU]를 저장한 레지스터 군에 있는 레지스터는 첫번째 버스 15위에 있는 바이트 데이타[AU]가 출력되도록 개방된다. 그것에 의하여, 바이트 [AU]+[AL']로 구성된 데이타는 첫번째 버스 15위에서 사용된다. 결과적으로, 데이타 처리의 딜레이를 방지하기 위해서 레지스터파일 13이 갱신됨과 동시에 상술된 과정(II)가 실행될 수 있다.

제8도는 상술된 데이타 처리의 처리싸이클을 나타내는 도이다. 처리싸이클 ①에서 레지스터파일 13은 처리된 하위 바이트 데이타[AL']으로 갱신되기 위해 개시되며, 또한 바이패스 회로 14를 통하여 바이패스된다. 처리 싸이클 ①에 연결된 처리싸이클 ②에서, 레지스터파일 13에 저장된 바이패스된 하위 바이트 데이타 [AL']과 상위 바이트 데이타[AU]는 첫번째 버스 15위에서 사용된다. 결과적으로, 딜레이가 발생하지 않도록 하기 위하여 처리 싸이클 ①과 ②가 연속적으로 실행될 수 있다.

제9도는 제6도의 데이타 처리장치 11에 대한 상세한 구조의 실시예를 나타내는 블록도이다. 데이타 처리장치 11은 처리블록 21, 레지스터 파일 22, 바이패스 회로 23, 데이타 전송 제어회로 24, 제어부 25, 첫번째와 두번째 버스들 26과 27, 입력버퍼 30, 출력버퍼 31, 마이크로 시퀸서 32, 그리고 명령 디코더 33을 포함한다. 처리블록 21은 제6도에 도시된 처리블록 12에 대응하며, 적당한 연산을 위해서 1바이트 내지 4바이트의 어떠한 데이타 길이라도 갖는 데이타를 받아들인다. 레지스터파일 22는 제6도에 도시된 레지스터파일 13에 대응하며, 세개의 레지스터 22a, 22b, 그리고 22c로 이루어진다. 바이패스 회로 23은 바이패스회로 14에 대응하며, 세개의 바이패스선 23a, 23b, 그리고 23c로 구성된다. 데이타 전송제어회로 24는 레지스터파일 22와 바이패스 히로 23을 제어한다.

제어부 25는 레지스터 파일 22와 데이타 전송제어회로 24를 제어한다. 이러한 목적을 위해서, 후술될 제어부 25는 다양한 제어정보를 발생한다. 첫번째와 두번째 버스 26과 27의 각각은 4바이트에 대응하는 신호선 32을 포함하며, [31-0]로서 한정된다. 입력버퍼 30은 외부버스 28을 통하여 외부 메모리 29와 같은 외부회로로 부터 공급된 데이타를 입력하고 첫번째 버스 26위에 같은 것을 보낸다. 출력버퍼 31은 외부버스 28과 두번째 버스 27사이에 삽입되며, 외부 메모리 29와 같은 외부회로에 두번재 버스 27위의 데이타를 보낸다. 명령 디코더 33은 중앙처리장치(도시되지 않았음)와 같은 외부회로로 부터 공급된 명령을 디코드한다. 마이크로시퀀서 32는 명령디코더 33으로 부터 공급된 디코드 된 명령에 따라서 산술논리 회로와 같은 제어부 25와 처리블록 21을 제어한다.

첫번째와 두번째 버스 26과 27은 처리블록 21, 레지스터 파일 22, 바이패스회로 33에 접속된다. 처리블록 21은 그것의 입력과 출력단자의 측면위에 제공된 신호선[31-0]를 통하여 첫번째와 두번째 버스 26과 27에 접속된다. 첫번째와 두번째 버스 26과 27, 그리고 레지스터 파일 22는 다음과 같이 상호접속된다. 레지스터 22a, 22b 그리고 22c는 두번째 버스 26과 27, 위에 있는 데이터의 비트들 [31-16], [15-8] 그리고 [7-0] 각각에 제공된다. 레지스터들 22a, 22b 그리고 22c의 출력은 전송비트들 [31-16], [15-8] 그리고 [7-0] 각각을 갖는 신호선을 통하여 첫번째 버스 26에 접속된다. 같은 방법으로, 세개의 바이패스선 23a, 23b 그리고 23c로 구성된 바이패스회로 23은 첫번째와 두번째 버스 26과 27에 접속된다.

표 1은, 레지스터파일 22에 대한 갱신사이즈오 제7도에 도시된 과정(II)에 대응한 다음 데이타 처리단계(참조사이즈로 정의된)에서 처리된 데이타 사이즈의 조합을 기초로 하여, 첫번째 버스 26에 대하여 바이패스회로 23를 통하여 보내진 데이타를 나타낸다. 표 2는 레지스터파일 22에 대한 갱신사이즈와 참조사이즈의 조합을 기초로하여, 첫번째 비스 26에 대하여 레지스터파일 22로 부터 리이드한 데이타를 나타낸다. 표 1과 2에서, 마크 ＂0＂는 첫번째 버스 26위에 보내진 데이타를 나타낸다.

[표 1]

[표 2]

갱신 사이즈와 참조사이즈의 조합이 워드, 해프-워드, 바이트중의 어떤 하나에 관한 것일지라도, 필요한 데이타가 처리블록 21에 공급될 수 있도록 하기위해 필요한 데이타가 첫번째 버스 26위에서 사용될 수 있다는 것을 표1과 2로 부터 알 수 있다. 본 발명은 향상된 데이타 처리속도로 얻어진 높은 유연성을 갖는 다양한 길이의 데이타를 처리할 수 있다.

제10도를 언급하므로써 제9도에 도시된 레지스터 파일 22의 상세한 구조가 설술된다. 데이타 래치회로 41은 두번째 데이타 버스 27로 부터 공급된 [31-0]로 한정된 비트로 이루어진 데이타를 잠시 저장한다. 레지스터 42는 각각 32비트로 이루어진 16개의 레지스터들 #0-#15로 이루어진다.

제11도는 레지스터 42의 회로도이다. 제11도에 있어서, WD31-WD0는 라이트 워드신을 나타내고, RD31-RD0는 리이드 데이타선을 나타낸다. 워드 데이타 선 WD31-WD0의 각각은 레지스터들 #0-#15각각에 배열된 대응하는 메모리셀들 42c의 단자들 T3에 접속된다. 또한 워드 데이타선 WD31-WD0은 대응하는 인버터 42b에접속되며, 레지스터들 #0-#15의 각각에 제공된 대응하는 메모리셀들 42c의 단자들 T4에 접속된다. 리이드데이타선 RD15-RD0는 레지스터들#0-#15의 각각에 제공된 대응하는 메모리셀들 42c의 단자들 T5에 접속된다. 리이드데이타선 RD31-RD0는 대응하는 인버터 42c에 접속되며, 인버터 42d의 입력단자에 연결된 대응하는 레지스터들 R를 통하여 포지티브 전위 VCC에 부착된다.

라이트 워드신 43은 레지스터들 #0-#15의 각각에 대하여 제공된다. 리이드 위드선 43은 첫번째, 두번째 그리고 세번째 라이트 워드선 43a, 43b, 그리고 43c 각각으로 이루어진다. 첫번째 두번째 그리고 세번째 라이트 워드선 43a, 43b, 그리고 43c AND 게이트 39a, 39b 그리고 39c 각각에 접속된다. 레지스터를 #1, #2,...#15에 관한 AND 게이트 39a, 39b 그리고 39c에는 제어부 25로부터 공급된 라이트 선택 코드 WR-SEL을 디코딩함으로써 라이트 디코더 49로 부터 얻은 디코더된 라이트 선택 코드들 WR-SEL 0, WR-SEL 1, ...., WR-SET 15각각이 제공된다. 또한 AND 게이트 39a, 39b그리고 39c에는 제어부 25로 부터 공급된 라이트 타이밍신호

W가 공급된다. AND 게이트 39a의 출력단자는 라이트 데이타선 WD₇-WD₀에 접속된 메모리 셀들 42c의 단자들 T1에 접속된 각 레지스터에 대하여 제공된다. AND게이트 39b의 출력단자는 라이트 데이타선 WD15-WD8 에 접속된 메모리셀들 42c의 단자들 T1에 접속된 각 레지스터에 대하여 제공된다. AND 게이트 39c의 츨력단자는 라이트 데이타선 WD31-WD16에 접속된 메모리셀들 42c의 단자들 T1에 접속된 각 레지스터에 대하여 제공된다. 첫번째, 두번째 그리고 세번째 워드선 43a,43b 그리고 43c는 제10도에 도시된 AND 게이트 45a, 45b 그리고 45c 각각의 출력단자들에 접속된다. AND게이트 45a, 45b 그리고 45c의 입력 단자는 라이트 인에이블 신호 WR에 공급되고, 그것의 다른 입력단자는 라이트 사이즈 디코더 46에 접속된다.

라이트 사이즈 디코드 RW-SIZE는 제9도에 도시된 제어부 25로 부터 얻어지며, 라이트 사이즈 디코더 46에 공급된다. 라이트 사이즈 디코더 46은 라이트 사이즈 디코드 WR-SIZE를 디코드하며, 세개의 비트들로 이루어진 라이트 워드 디코드를 발생한다. 2진값 ＂1＂은 첫번째 라이트 워드선 43a위에서 항상 출력된다. 비트들 W2⁰와 W2¹는 두번째와 세번째 라이트 워드선 43b와 43c 각각에서 출력된다. 리이드 워드선 44는 모든 메모리셀들 42c의 단자들 T2에 접속된 레지스터들 #0-#15의 각각에 대하여 제공된다. 리이드 디코더 47(제10도)로 부터 얻은 디코드된 리이드 선택 디코드들 RD-SEL0, RD-SEL1,… RD-SEL15는 대응하는 리이드 워드선 44위에서 전달된다. 리이드 디코더 47에 리이드 선택 코드 RD-SEL이 공급되고, 제9도에 도시된 제어부 25로부터 공급된다.

제12도는 메모리셀 42c의 회로도이다. 메모리셀 42c는 제12도에 도시된 바와 같이 접속된 금속산화물 반도체(이하에서는 간단히 MOS라 칭함) 트랜지스터들 Tr1, Tr2, Tr3, 그리고 인버터들 INV₁INV₂를 포함한다.

리이드 데이타선 RD7-RD0는 트리-스테이트 버퍼 48a에 접속되고, 리이드 데이타 선 RD15-RD8은 트리-스테이트 버퍼 48b에 접속된다. 리이드 데이타 선 RD31-RD16은 트리-스테이트 버퍼 48C에 접속된다. 트리-스테이트 버퍼들 48a, 48b, 48c에는 제어선 50a, 50b, 50c를 통과한 리이드 명령신호 RD-INS₁, RD-INS₂, RD-INS₃각각이 공급된다. 다음에 상세히 서술될 것으로서, 리이드 명령신호 RD-INS₁, RD-INS₂, RD-INS₃는 데이타 전송 제어회로 24에 의해 발생된다.

제13도는 데이타 전송 제어회로 24의 회로도이다. 제어부 25로부터 얻은 리이드신호 RD는 AND게이트 67에 공급되고, 또한 제어부 25에 의해 발생된 리이드 타이밍 신호

R 이 공급된다. AND 게이트 67의 출력은 57을 통하여 AND게이트 52에 접속된다. 비교기 51은 리이드 인에이블 신호 WR이 제어부 25로 부터 공급될때, 리이드 선택코드 RD-SEL의 내용과 라이트 선택 코드 WR-SEL의 내용을 비교한다. 전술된바와 같이, 리이드와 라이트 선택코드 RD-SEL과 WR-SEL는 또한 제어부 25로 부터 공급된다. 리이드 선택코드 RD-SEL의 내용과 라이트 선택코드 WR-SEL의 내용이 부합되면, 비교기 51은 ＂1＂(하이레벨)의 2진값을 출력한다. 비교기 51의 출력신호는 AND게이트 58, 59 그리고 60에 피드된다. AND게이트 61과 62에는 디코드된 라이트 사이즈 코드이 비트들 W2⁰와 W2¹이 공급되고, 제어부 25로 부터 공급된 라이트 사이즈 디코드 WR-SIZE로 부터, 디코더 66에 의하여 발생된다. 비트들 W2⁰와 W2¹은 제12도에 도시된 AND 게이트 39b와 39c에 공급된 그것들과 같다. AND 게이트 61과 62에는 또한 디코더된 리이드 사이즈 디코드의 비트들 R2⁰와 R2¹각각이 공급되며, 제어부 25로 부터 공급된 리이드 사이즈 디코드 RD-SIZE로 부터, 디코더 66에 의해 발생된다. AND 게이트 58에 디코더 66으로 부터 ＂1＂의 2진값이 항상 공급된다. 전술된바와 같이, 본 실시예는 바이트, 해프-워드 그리고 워드 사이즈 데이타를 처리할 수 있다.

표 3은 라이트 사이즈와 라이트 사이즈 코드 WR-SIZE의 값 사이의 관계를 나타낸다.

[표 3]

표 4은 리이드 사이즈와 리이드 사이즈 코드 RD-SIZE의 값 사이의 관계를 나타낸다.

[표 4]

AND게이트 61과 62의 출력신호들은 AND게이트 59와 60에 각각에 공급된다. AND게이트 58의 출력 단자는 AND게이트 55와, 인버터 65을 통하여 AND게이트 52에 게이트 직접적으로 접속된다. AND게이트 59와 60의 출력단자들은 인버터들 63과, 64, 그리고 AND게이트 56과 57 각각에 접속된다. 인버터들 63과 64의 출력단자들은 AND게이트 53과 54에 접속된다. AND게이트 53과 54에는 리이드 선택코드 RD-SEL의 비트들 R2⁰와 R2¹이공급된다. AND게이트 52,53 그리고 54의 출력신호들은, 리이드 명령신호들 RD-INSI, RD-INS₂그리고 RD-INS₃로서 제어선 50a,50b그리고 50c 각각을 통하여 트리-스테이트 버퍼들 48a, 48b 그리고 48c에 공급된다. AND게이트 55, 56 그리고 57의 출력신호들은 제어신호들 BY-CONT₁, BY-CONT₂그리고 BY-CONT₃각각이며, 바이패스회로 23에 공급된다.

제14도는 바이패스회로 23의 블록도이다. 바이패스 회로는 래치회로들 71, 72, 73 그리고 트리-스테이트 버퍼들 74a, 74b, 74c로 이루어진다. 래치회로들 71, 72, 73에는 데이타 비트들 [7-0][15-8][31-16]각각이 공급된다. 트리-스테이트 버퍼들 74a, 74b, 74c는 래치회로들 71, 72, 73 각각에 접속되며, 제어신호들 BY-CONT₁, BY-CONT₂, BY-CONT₃각각에 의하여 제어된다.

제15도에 있어서, 바이패스 동작이 실행되지 않을 때 레지스터 42에 관한 리이드/라이트 동작이 서술된다. 라이트 처리를 시작하는데 있어서, 두번째 버스 27의 데이타는 데이타 래치회로 41에 입력된다. 이 시간에, 라이트 인에이블 신호 WR은 하이레벨로 유지되며, 라이트 선택코드 WR-SEL과 라이트 사이즈 코드 WR-SIZE는 라이트 디코더 49와 라이트 사이즈 디코더 46 각각에 공급된다. 라이트 사이트 코드 WR-SIZE는 라이트 사이즈 디코더 46에 의해 디코드되며, 클락 페이즈 T₂에서, 비트들 W2⁰,W2¹으로 이루어진 디코드된 라이트 사이즈 코드는 AND게이트 45a, 45b 그리고 45c를 통하여 레지스터 42에 공급된다. 클락 페이즈 T₂에서, 디코드된 라이트 선택 코드들 WR-SELO 내지 WR-SEL₁₅는 레지스터들 #0-#15 각각에 공급된다. 그후, 클락 페이즈 T₂에서, 라이트클락

W는 하이레벨로 스위치되며, 그것에 의하여 데이타 래치회로 41에서 래치된 데이타는 디코드된 라이트 선택코드와 디코드된 라이트 사이즈 코드에 의해 지정된 레지스터의 메모리셀들 42로 갱신된다.

클락 페이즈 T₃에서, 리이드 선택코드 RD-SEL은 리이드 디코더 47(제10도)에 공급되며, 리이드 사이즈 신호 RD-SIZE 리이드 사이즈 디코더 66(제13도)에 공급된다. 리이드 명령신호들 RD-INS 1 내지 RD-INS₃, 그리고 제어신호들 BY-CONT₁내지 BY-CONT₃는 디코드된 라이트 사이즈 코드와 디코드된 리이드 사이즈 코드의 조합을 기초로하여 대응하는 레벨들을 갖는다. 바이패스 동작이 요구되지 않으면, 라이트 선택코드 WR-SEL과 리드선택코드 RD-SEL은 서로 부합되지 않는다. 그러므로, 비교기 51은 신호를 출력하지 않는다. 다시 말하면 로우레벨로 유지된다. 결과적으로, 제어신호 BY-CONT₁내지 BY-CONT₃가 로우레벨로 유지되기 위해서는 AND게이트들 58, 59 그리고 60은 단략된 상태로 유지되며, 그것에 의하여 트리-스테이트 버퍼들 48a,48b 그리고 48c(제10도)가 단락된 상태로 유지된다. 두번째 싸이클의 클락 페이즈 T₂에서, 리이드 타이밍신호

R은 하이레벨로 스위치되며, 그것에 의하여 리이드 사이즈 코드 RD-SIZE 와 리이드 선택코드 RD-SEL에 의해 지정된 데이타는 리이드 되며 첫번째 버스 26에 출력한다.

제16도를 언급하므로써 바이패스 동작이 서술된다. 두번재 버스 27위에 있는 데이타 래치회로 41에 래치된다. 라이트 선택 코드 WR-SEL과 라이트 사이즈 코드 WR-SIZE는 라이트 디코더 49와 라이트 사이즈 디코더 46(제10도) 각각에 공급된다. 이제부터 라이트 사이즈 코드 WR-SIZE가 ＂바이트＂를 나타낸다고 가정한다. 클락 페이즈 T₂에서, 라이트 타이밍 신호

W가 하이레벨로 스위치되며, 그것에 의하여 래치된 데이타의 비트들 [7-0]은 레지스터 파일 47에서 대응하는 레지스터로 갱신된다.

한편, 제어부 25는 리이드 선택코드 RD-SEL과 리이즈 사이드 코드 RD-SIZE를 미리 출력한다. 이제 부터 리드사이즈 코드 RD-SIZE가 ＂워드를 나타낸다고 가정한다. 라이트 선택코드 WR-SEL과 리이드 선택코드 RD-SEL은 비교기 51(제13도)에 공급되며, 라이트 인에이블 신호 WR이 거기에 공급되면 그들서로를 비교한다. 바이패스 동작이 요구될때, 라이트 선택코드 WR-SEL과 리이드선택코드 RD-SEL은 서로 부합된다. 그러므로, 비교기 51은 하이레벨의 비교결과를 발생하고, AND게이트 들 58-60(제13도)에 공급된다. 디코더 66으로부터 얻은 디코드된 라이트 사이즈 코드 WR-SIZE의 비트들 W2⁰와 W2¹은 AND게이트들 61과 62(제13도) 각각에 제공된다. 이 시간에, 라이트 사이즈 디코더 WR-SIZE는 라이트 사이즈 디코더 46(제10도)에 공급된 라이트 사이즈 디코더 WR-SIZE와 같은 디코더 66에 공급된다. 디코더 66으로 부터 얻은 디코드된 리이드 사이즈 코드 RD-SIZE의 비트들 R2⁰와 R2¹는 AND게이트들 61과 62 각각에 공급된다. 본 실시예에서, 지정된 라이트 사이즈는 ＂바이트＂이다. 그러므로, 두개의 비트들 W2⁰와 W2¹은 0이다. 결과적으로, 제어신호 BY-CONT₁은 1이고, 제어신호들 BY-CONT₂와 BY-CONT₃은 0이다.

한편, 지정된 리드사이즈는 ＂워드＂이다. 그러므로, 두개의 비트들 R2⁰와 R2¹은 1이다. 결과적으로, 리드 명령신호 RD-INS₁은 0이고, 리드 명령 신호들 RD-INS₂와 RD-INS₃은 1이다. 바이패스 동작의 하나의 싸이클 중에,리드신호 RD(제16도에 도시되지 않았음)는 하이레벨로 유지되고, 리드 타이밍 신호

R은 클락페이즈 2의 개시에서 하이레벨로 스위치된다. 그러므로, AND게이트 52 내지 57(제13도)은 개방된다. 결과적으로, 트리-스테이트 버퍼 74a(제14도)만이 개방되고, 래치회로 71에서 래치된 비트들 [7-0]을 통하여 통과되는 한편, 트리-스테이트 버퍼들 48b,48c(제10도)는 개방되며, 래지스터 42로 부터 출력된 비트들[31-8]을 통하여 통과된다.

대신에, 데이타 전송 제어회로 24를 제공하지 않고 제어부 25, 비교기 51 그리고 디코더 66을 제공하는 것이 가능하다.

본 발명은 실시예들로 제한되지 않으며, 본 발명의 영역으로 부터 벗어나지 않고 변화와 수정을 가할 수 있다.

Claims (13)

1. 첫번째와 두번째 버스들, 예정된 동작에 대하여 상기 첫번째 버스로 부터 공급된 입력 데이타를 받아들이고 상기 두번째 버스에 대하여 상기 동작의 결과의 출력 데이타를 보내기 위한 처리 수단, 상기 첫번째의 두번째 버스들 사이에 연결되고, 상기 두번째 버스 위의 데이타를 저장하며, 상기 처리수단에서 처리된 데이타의 최소 데이타 길이와 같거나 초과한 용량을 갖는 다수의 레지스터부분들을 포함하는 레지스터 파일수단, 첫번째와 두번째 버스에 연결되고, 상기 최소 데이타 길이의 단위로 상기 첫번째 버스에 상기 데이타를 출력하기 위해서 상기 두번째 버스 위의 데이타를 바이패스 하며, 그것들 각각이 상기 최소 데이타 길을 갖는 다수의 바이패스 선들을 포함 하는 바이패스 수단, 상기 최소 데이타 길이의 단위로 상기 레지스터 파일 수단에 대한 데이타 리이드와 데이타 라이트를 제어하고, 상기 최소 데이타 길이의 단위로 상기 첫번째 버스에 두번째 버스위의 상기 데이타를 바이패스 하는 상기 바이패스 수단을 제어하기 위한 제어수단으로 이루어진 데이타 처리 장치.
2. 제1항에 있어서, 상기 제어수단이, 상기 두번째 버스위의 상기 데이타가 라이트되는 상기 레지스터부분들 중의 적어도 하나를 지정하기 위한 첫번째 제어수단과 데이타가 그로부터 리이드 되고 상기 첫번째 버스에 공급되는 상기 레지스터 부분들중의 적어도 하나를 지정하고 그를 통해서 상기 두번째 버스 위의 상기 데이타가 상기 첫번째 버스로 보내진 상기 선들중의 적어도 하나를 지정하기 위한 두번째 제어수단으로 이루어진 데이타 처리 장치.
3. 제1항에 있어서, 상기 첫번재 수단이, 상기 레지스터 파일 수단으로 라이트되는 데이타의 데이타 길이를 나타내는 라이트 사이즈 기초로하여 상기 두번째 버스위의 상기 데이타가 라이트되는 상기 레지스터 부분들을 지시하는 데이타 처리 장치.
4. 제1항에 있어서, 상기 두번째 수단이, 상기 레지스터 파일 수단으로 부터 리이드되는 데이타의 데이타 길이를 나타내는 리이드 사이즈 기초로하여 데이타가 그로부터 리이드되는 레지스터 부분들을 지시하는 데이타 처리 장치.
5. 제1항에 있어서, 상기 두번째 수단이, 상기 레지서터 파일 수단으로 라이트되는 데이타의 데이타 길이를 나타내는 라이트 사이즈와 상기 레지스터 파일 수단으로 부터 리이드된 데이타의 데이타 길이를 나타내는 리이드 사이즈를 기초로 하여 상기 두번째 버스위의 데이타가 그를 통하여 상기 첫번째 버스에 보내진 바이패스 부분들을 지시하는 데이타 처리 장치.
6. 제1항에 있어서, 상기 레지스터 파일 수단이, 상기 두번째 버스위의 상기 데이타를 래치하기 위한 데이타 래치수단과 상기 래치 수단으로 부터 공급된 데이타를 저장하기 위한 다수의 래지스터들 그리고 상기 다수의 래지스터들 중의 하나로부터 리이드되고 상기 첫번째 버스에 보내진 데이타를 선택하기 위한 선택수단으로 이루어진 데이타 처리 장치.
7. 제1항에 있어서, 데이타 라이트와 데이타 리이드가 상기 레지스터들중의 동일한 레지스터에 대하여 실행될 때, 상기 바이패스 수단이 상기 두번째 버스위의 상기 데이타를 상기 첫번째 버스에 바이패스 하는 데이타 처리 장치.
8. 제1항에 있어서, 상기 처리수단이 1바이트 내지 4바이트의 데이타를 처리하는 것이 가능할때, 상기 레지스터 파일 수단이 세개의 레지스터 부분들을 포함하고, 상기 레지스터 부분들중의 두개의 부분이 각각 8비트로 이루어지고, 나머지 레지스터 부분이 16비트로 이루어진 데이타 처리 장치.
9. 제1항에 있어서, 상기 바이패스 수단이, 상기 두번째 버스위의 상기 데이타를 래치하기 위한 다수의 래치 수단과 선택된 레지스터를 상기 첫번째 버스에 접속하는 상기 래치수단들중의 적어도 하나를 선택하기 위한 선택수단으로 이루어진 데이타 처리장치.
10. 제1항에 있어서, 상기 처리수단이 1바이트 내지 4바이트의 데이타를 처리하는 것이 가능할때, 상기 바이패스 수단이 세개의 레지스터 부분들을 포함하고, 상기 레지스터 부분들중의 두개의 부분이 각각 8비트로 이루어지고, 나머지 레지스터 부분이 16비트로 이루어진 데이타 처리 장치.
11. 제1항에 있어서, 상기 처리수단이 산술논리 장치를 포함하는 데이타 처리장치.
12. 제1항에 있어서, 외부 회로로부터 공급된 명령코드를 디코드하기 위한 명령 디코더 수단과 상기 명령 디코더 수단으로 부터 공급된 디코드된 명령 코드들 기초로하여 상기 제어수단을 제어하기 위한 마이크로 사이퀸서 수단을 더 포함하는 데이타 처리 장치.
13. 제1항에 있어서, 외부 회로로 부터 공급된 데이타를 상기 첫번째 버스에 보내기 위한 입력버퍼 수단과 상기 두번째 버스위의 데이타를 상기 외부 회로에 보내기 위한 출력버퍼 수단을 더 포함하는 데이타 처리 장치.

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