JPS61269412A - Ｄ型ラツチ半導体集積回路 - Google Patents
Ｄ型ラツチ半導体集積回路Info
- Publication number
- JPS61269412A JPS61269412A JP60110662A JP11066285A JPS61269412A JP S61269412 A JPS61269412 A JP S61269412A JP 60110662 A JP60110662 A JP 60110662A JP 11066285 A JP11066285 A JP 11066285A JP S61269412 A JPS61269412 A JP S61269412A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- level
- input
- transfer gate
- feedback
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はディジタル回路一般に広く適用可能ｆＬＩＪ
型ラッチ回路に係り、特にＯ−ＭＱＳ集積回路上にＤ型
ラッチ回路を構成する場合に、静的な電力消費を最小と
しつつ、使用素子数の削減を図ったものに関する。
型ラッチ回路に係り、特にＯ−ＭＱＳ集積回路上にＤ型
ラッチ回路を構成する場合に、静的な電力消費を最小と
しつつ、使用素子数の削減を図ったものに関する。
本発明の概要は、データの書き込みを単一のＭＯＳ ）
ランジスタで制御し、データの保持をする為、高抵抗の
抵抗素子を使い、正帰還のフィードバックをかけ、デー
タの書き込みを容易とするＬ初段の４７ ハークの論理
スレツショルドレ・ベルをトランスファゲートに合わせ
て調整することと、帰還抵抗値を太きくして帰遣量を小
さくしていることを特徴とする。
ランジスタで制御し、データの保持をする為、高抵抗の
抵抗素子を使い、正帰還のフィードバックをかけ、デー
タの書き込みを容易とするＬ初段の４７ ハークの論理
スレツショルドレ・ベルをトランスファゲートに合わせ
て調整することと、帰還抵抗値を太きくして帰遣量を小
さくしていることを特徴とする。
従来、Ｄ型ラッチ回路としては第１図に示すものが良く
知られている。
知られている。
第１図に於て、第１のトランスフアゲ−）ＴＧｌと第１
のインバータ、第２のインバータエ２が従続的に接続さ
れ、第２のインバータエ２の出力が第２のトランスフア
ゲ−）ＴＧ２を介して第１のインバータの入力に接続さ
れ、第１のトランスファ’ｌ−トＴＧ１と第２のトラン
スファゲートに逆相のコントロール信号を供給し、デー
タの読み込み、データの保持を行っている。この場合、
トランスファゲートは、一対のＰ−チャンネルＭＯＳト
ランジスタとＮ−チャンネルＭＯＳ）ランジスタが並列
接続された構成をし、それぞれのゲートには逆相の信号
が供給され、一対のＰ−チャンネルＭＯＳ）ランジスタ
とＮ−チャンネルＭＯＳ）ランジスタが同時に”オン”
又は゛オフ”される。
のインバータ、第２のインバータエ２が従続的に接続さ
れ、第２のインバータエ２の出力が第２のトランスフア
ゲ−）ＴＧ２を介して第１のインバータの入力に接続さ
れ、第１のトランスファ’ｌ−トＴＧ１と第２のトラン
スファゲートに逆相のコントロール信号を供給し、デー
タの読み込み、データの保持を行っている。この場合、
トランスファゲートは、一対のＰ−チャンネルＭＯＳト
ランジスタとＮ−チャンネルＭＯＳ）ランジスタが並列
接続された構成をし、それぞれのゲートには逆相の信号
が供給され、一対のＰ−チャンネルＭＯＳ）ランジスタ
とＮ−チャンネルＭＯＳ）ランジスタが同時に”オン”
又は゛オフ”される。
つまり、かかるＤ型ラッチ回路にあっては、第１のトラ
ンス７アゲートＴＧ１が“オン”し、第２のトランスフ
ァゲートＴ Ｇ ２７５１ ”オフ”し、データを読み
込む。次に、第１のトランスフアゲ−）ＴＧｌ−４１”
オフ”し、第２のトランスフアゲ−） Ｔ Ｇ ２７５
！”オン”し、第１のインバータエ１と第２のインバー
タエ２と第２のトランスフアゲ−）ＴＧ２が従続的かつ
帰還的に接続され、データを保持する。
ンス７アゲートＴＧ１が“オン”し、第２のトランスフ
ァゲートＴ Ｇ ２７５１ ”オフ”し、データを読み
込む。次に、第１のトランスフアゲ−）ＴＧｌ−４１”
オフ”し、第２のトランスフアゲ−） Ｔ Ｇ ２７５
！”オン”し、第１のインバータエ１と第２のインバー
タエ２と第２のトランスフアゲ−）ＴＧ２が従続的かつ
帰還的に接続され、データを保持する。
しかしながら、このような従来のＤ型ラッチ回路は必要
とする使用ゲート素子が１０個となって多いため、Ｄビ
ット×ｍ段のマ１． ＩＪラックス状データラッチ回路
や、単一ゾリコン基板上に多くのＤ型ラッチ回路を集積
しようとする場合、全体として使用するゲート数が多く
なってし凍つという問題点を有していた。
とする使用ゲート素子が１０個となって多いため、Ｄビ
ット×ｍ段のマ１． ＩＪラックス状データラッチ回路
や、単一ゾリコン基板上に多くのＤ型ラッチ回路を集積
しようとする場合、全体として使用するゲート数が多く
なってし凍つという問題点を有していた。
〔問題を解決１７ようとする手段〕
本発明では、従来例である第１図の第１のトランスファ
ゲートを単一のＭＯＳトランジスタに、第２のトランス
ファゲートを高抵抗の抵抗素子に置き換えている。集積
回路において高抵抗素子を実現することは、一般の４ト
ランジスタスタｆツクＲＡＭ（ランダムアクセスメモリ
）等に見られる様に、容易である。
ゲートを単一のＭＯＳトランジスタに、第２のトランス
ファゲートを高抵抗の抵抗素子に置き換えている。集積
回路において高抵抗素子を実現することは、一般の４ト
ランジスタスタｆツクＲＡＭ（ランダムアクセスメモリ
）等に見られる様に、容易である。
すなわち、この発明では、データの書き込みを側斜する
単一のＭＯＳ）ランジスタを介してデータを書き込み、
従続接続された２段のインバータにデータ妙３出力され
る。データを保持する時は、高抵抗のフィードバックで
データを保持する。
単一のＭＯＳ）ランジスタを介してデータを書き込み、
従続接続された２段のインバータにデータ妙３出力され
る。データを保持する時は、高抵抗のフィードバックで
データを保持する。
以下図面を参照してこの発明の一実施例につき説明する
。
。
すなわち第２図はこの発明に用いるＤ型ラッチ回路を示
すものである。図中、ＴＧｌｌは、単一のＮ−チャンネ
ルＭＯＳ）ランジスタであり、一端が入力Ｄ１１に接続
され、他端が第１のインバータエ１１の入力に接続され
ている。また、ＴＧｌｌのゲートはクロックＯＫに接続
され、ＴＧｌｌの“オン”、“オフ”を制御する。また
、第１のインバータエ１１と第２のインバータ１１２は
従続接続されており、第２のインバータエ１２の出力は
、高抵抗Ｒ１１を介して第１のインバータエ１１の入力
に接続されている。
すものである。図中、ＴＧｌｌは、単一のＮ−チャンネ
ルＭＯＳ）ランジスタであり、一端が入力Ｄ１１に接続
され、他端が第１のインバータエ１１の入力に接続され
ている。また、ＴＧｌｌのゲートはクロックＯＫに接続
され、ＴＧｌｌの“オン”、“オフ”を制御する。また
、第１のインバータエ１１と第２のインバータ１１２は
従続接続されており、第２のインバータエ１２の出力は
、高抵抗Ｒ１１を介して第１のインバータエ１１の入力
に接続されている。
ここで、Ｄ１１人力がＬ”の場合、トランスフアゲ−）
ＴＧｌｌを介してデータを書き込むとき第１のインバー
タの人力は充分レベルが下るが、逆にＤ１１人力が”Ｈ
”の時、トランスフアゲ−）ＴＧｌｌを介してデータを
書き込むとき、第１のインバータの入力”Ｐ′に充分達
しない場合がある。従って第１のインバータ１１１の論
理スレッショルドレベルをＴＴＬレベル並ミＩＣ下ケタ
設計をする必要がある。また、トランスファゲートＴＧ
１１の等価ＯＮ抵抗に比べ、帰還用の高抵抗Ｆ＋１１の
抵抗値を充分高くすることにより、データの書き込み時
のフィードバックの影響を無視することかできる。
ＴＧｌｌを介してデータを書き込むとき第１のインバー
タの人力は充分レベルが下るが、逆にＤ１１人力が”Ｈ
”の時、トランスフアゲ−）ＴＧｌｌを介してデータを
書き込むとき、第１のインバータの入力”Ｐ′に充分達
しない場合がある。従って第１のインバータ１１１の論
理スレッショルドレベルをＴＴＬレベル並ミＩＣ下ケタ
設計をする必要がある。また、トランスファゲートＴＧ
１１の等価ＯＮ抵抗に比べ、帰還用の高抵抗Ｆ＋１１の
抵抗値を充分高くすることにより、データの書き込み時
のフィードバックの影響を無視することかできる。
而して、以上の構成において、入力’［）７５１“Ｈ”
のとき、クロックＯＫをＨ″として、トランスファゲー
トＴＧ１１を介して第１のインバータの入力に”Ｌ″を
書き込む。この時、第１のインバータエ１１は”Ｌ″を
出力し、従って第２のインバータエ１２は”Ｌ″を出力
する。第２のインバータエ１２の出力゛Ｒ”は帰還抵抗
Ｆ１１を介して第１のインバータの入力に”Ｂ′″を帰
還する。
のとき、クロックＯＫをＨ″として、トランスファゲー
トＴＧ１１を介して第１のインバータの入力に”Ｌ″を
書き込む。この時、第１のインバータエ１１は”Ｌ″を
出力し、従って第２のインバータエ１２は”Ｌ″を出力
する。第２のインバータエ１２の出力゛Ｒ”は帰還抵抗
Ｆ１１を介して第１のインバータの入力に”Ｂ′″を帰
還する。
次にクロックＯＫを”Ｌ”にするとトランスファゲート
ＴＧ１１は”オフ”し、フィードバック抵抗Ｒ１１を介
して、書き込まれたデータを保持する。
ＴＧ１１は”オフ”し、フィードバック抵抗Ｒ１１を介
して、書き込まれたデータを保持する。
また人力りが“Ｌ”の時、クロックＯＫをＨ′としてト
ランスフアゲ−）ＴＧｌｌを介して第１のインバータエ
１１の入力に”Ｌ”を書き込む。
ランスフアゲ−）ＴＧｌｌを介して第１のインバータエ
１１の入力に”Ｌ”を書き込む。
この時、第１のイノバータエ１１は”Ｈ”を出力し従っ
て第２のインバータエ１２は”Ｌ”を出力する。第２の
インバータＩｉ２の出力“Ｌ”は帰還抵抗Ｒ１１を介し
て第１のインバータエ１１の入力にＬ”を帰還する。次
にクロックＯＫを”Ｌ”にするとトランスフアゲ−）Ｔ
Ｇｌｌはオフし、帰還抵抗Ｒ１１を介して書き込壕れた
データを保持する。第３図に本発明に係る他の実施例を
示す。
て第２のインバータエ１２は”Ｌ”を出力する。第２の
インバータＩｉ２の出力“Ｌ”は帰還抵抗Ｒ１１を介し
て第１のインバータエ１１の入力にＬ”を帰還する。次
にクロックＯＫを”Ｌ”にするとトランスフアゲ−）Ｔ
Ｇｌｌはオフし、帰還抵抗Ｒ１１を介して書き込壕れた
データを保持する。第３図に本発明に係る他の実施例を
示す。
すなわち、以上のよりなりラッチ回路は５個のＭＯＳ
トランジスタと高抵抗の帰還抵抗から構成される為、従
来の１０個のＭＯＳ ）ランジスタにより構成されるＤ
型ラッチ回路より５個のＭＯＳトランジスタを削減する
ことができる。
トランジスタと高抵抗の帰還抵抗から構成される為、従
来の１０個のＭＯＳ ）ランジスタにより構成されるＤ
型ラッチ回路より５個のＭＯＳトランジスタを削減する
ことができる。
また、同様の理由から、単一のシリコン基板上にＤ型フ
リップフロップ回路を構成する場合、従来回路に比べ約
４０％の面積を削減することか可能であり、高集積化に
犬きく役立つ。
リップフロップ回路を構成する場合、従来回路に比べ約
４０％の面積を削減することか可能であり、高集積化に
犬きく役立つ。
第１図は従来のＤ型ラッチ回路を示す構成図。
第２図は本発明に係するＤ型ラッチ回路の一実施例を示
す図。 第６図は本発明に係る他の実施例を示す図。 ＴＧｌｌ・・・トランスフ了ゲート エ１１〜工１２・・・インバータ Ｆｌｌ・・・帰還用高抵抗素子 以 上
す図。 第６図は本発明に係る他の実施例を示す図。 ＴＧｌｌ・・・トランスフ了ゲート エ１１〜工１２・・・インバータ Ｆｌｌ・・・帰還用高抵抗素子 以 上
Claims (1)
- Ｃ−ＭＯＳ集積回路に於て、単一のＭＯＳトランジス
タで構成されるトランスファゲートと第１のインバータ
と第２のインバータが従続的に接続され、前記第２のイ
ンバータの出力が充分抵抗値の大きい抵抗素子を介して
前記第１のインバータの入力に接続され、前記トランス
ファゲートの一端からデータを入力し、このトランスフ
ァゲートのコントロール端子を制御することにより、デ
ータの読み込み、データの保持をスタチックに行うよう
に構成したＤ型ラッチ半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110662A JPS61269412A (ja) | 1985-05-23 | 1985-05-23 | Ｄ型ラツチ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110662A JPS61269412A (ja) | 1985-05-23 | 1985-05-23 | Ｄ型ラツチ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269412A true JPS61269412A (ja) | 1986-11-28 |
Family
ID=14541299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110662A Pending JPS61269412A (ja) | 1985-05-23 | 1985-05-23 | Ｄ型ラツチ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269412A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2628878A1 (fr) * | 1988-03-18 | 1989-09-22 | Radiotechnique Compelec | Cellule de memorisation adressable, registre a decalage et memoire comportant de telles cellules |
| EP0467273A2 (en) * | 1990-07-18 | 1992-01-22 | Sony Corporation | Master-slave type flip-flop circuit |
| WO1997049183A1 (de) * | 1996-06-19 | 1997-12-24 | Siemens Aktiengesellschaft | Synchrones schaltwerk mit transparent schaltbaren signalspeichern |
| WO2013002229A1 (ja) * | 2011-06-30 | 2013-01-03 | シャープ株式会社 | シフトレジスタ、走査信号線駆動回路、表示パネル、及び表示装置 |
-
1985
- 1985-05-23 JP JP60110662A patent/JPS61269412A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2628878A1 (fr) * | 1988-03-18 | 1989-09-22 | Radiotechnique Compelec | Cellule de memorisation adressable, registre a decalage et memoire comportant de telles cellules |
| EP0467273A2 (en) * | 1990-07-18 | 1992-01-22 | Sony Corporation | Master-slave type flip-flop circuit |
| WO1997049183A1 (de) * | 1996-06-19 | 1997-12-24 | Siemens Aktiengesellschaft | Synchrones schaltwerk mit transparent schaltbaren signalspeichern |
| WO2013002229A1 (ja) * | 2011-06-30 | 2013-01-03 | シャープ株式会社 | シフトレジスタ、走査信号線駆動回路、表示パネル、及び表示装置 |
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