JPS6126330A - 抵抗分圧回路 - Google Patents
抵抗分圧回路Info
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- JPS6126330A JPS6126330A JP14737884A JP14737884A JPS6126330A JP S6126330 A JPS6126330 A JP S6126330A JP 14737884 A JP14737884 A JP 14737884A JP 14737884 A JP14737884 A JP 14737884A JP S6126330 A JPS6126330 A JP S6126330A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体基体上に形成され、高精度な電圧分割
を実現する抵抗分圧回路に関する。
を実現する抵抗分圧回路に関する。
半導体基板上に形成される抵抗分圧回路は、その機能単
独で構成されることは少なく、たとえばデジタルアナロ
グ変換器(1)Aコンバータ)の基準電圧発生回路とし
て同一基板上に形成される。
独で構成されることは少なく、たとえばデジタルアナロ
グ変換器(1)Aコンバータ)の基準電圧発生回路とし
て同一基板上に形成される。
第11図は従来の抵抗分圧回路が用いられているDAコ
ンバータの構成を示す回路図である。
ンバータの構成を示す回路図である。
図において1ノは抵抗分圧回路である。この抵抗分圧回
路1ノは、所望する分圧電圧を取出す複数の電圧タッグ
T1ないしTN−1を持った抵抗体12の両端に、基準
電圧回路13からの基準電圧を供給することにより、各
電圧タ、プT工ないしTN−1にそれぞれ値が異なって
いる分圧電圧を発生させる。他方、デジタル入力信号を
受けて、スイッチ制御デコーダ14はスイッチアレイ1
5内のスイッチSを選択的にオン、オフ制御する。上記
スイッチアレイ15内の各スイッチSの一端はそれぞれ
特定の電圧タップTi(i=1ないしN−1)に接続さ
れておシ、他端はアナログ電圧出力端子16に共通に接
続されているので、この出力端子16からはいずれか1
つの′電圧タッゾTiの′電圧が出力される。
路1ノは、所望する分圧電圧を取出す複数の電圧タッグ
T1ないしTN−1を持った抵抗体12の両端に、基準
電圧回路13からの基準電圧を供給することにより、各
電圧タ、プT工ないしTN−1にそれぞれ値が異なって
いる分圧電圧を発生させる。他方、デジタル入力信号を
受けて、スイッチ制御デコーダ14はスイッチアレイ1
5内のスイッチSを選択的にオン、オフ制御する。上記
スイッチアレイ15内の各スイッチSの一端はそれぞれ
特定の電圧タップTi(i=1ないしN−1)に接続さ
れておシ、他端はアナログ電圧出力端子16に共通に接
続されているので、この出力端子16からはいずれか1
つの′電圧タッゾTiの′電圧が出力される。
このようなりAコンバータでは、デジタル入力信号に対
応したアナログ出力が抵抗分、圧回路11による分圧電
圧として得られることは周知である。
応したアナログ出力が抵抗分、圧回路11による分圧電
圧として得られることは周知である。
ところで、最近の集積回路技術の発達はよシ高度なシス
テムをIC化することが要求され、不可避的に、よシ高
精度なりAコンバータが低いコストで内蔵されることが
要求されている。
テムをIC化することが要求され、不可避的に、よシ高
精度なりAコンバータが低いコストで内蔵されることが
要求されている。
たとえば、デノタルオーディオ機器では多数ビット、例
えば14ないし16ビツトの高精度のDAコンバータを
用いてオーディオ信号を復調する種々の方法が提案され
ているとともにそのIC化が研究されている。
えば14ないし16ビツトの高精度のDAコンバータを
用いてオーディオ信号を復調する種々の方法が提案され
ているとともにそのIC化が研究されている。
上記のような用途の提案技術としてはたとえば次のよう
なものがある。
なものがある。
■ 特願昭57−155521号の出願の願書に最初に
添附された明細書に記載されている発明の技術。
添附された明細書に記載されている発明の技術。
化
■ IEEE J 5olid St7’te C1r
cuits Vo18C−18,43,1983年6月
FA14BttMonotonic NMO8D/A
Converter J (HansUlrichp
ost & Karl 5choppe )の技術。
cuits Vo18C−18,43,1983年6月
FA14BttMonotonic NMO8D/A
Converter J (HansUlrichp
ost & Karl 5choppe )の技術。
■ 1 984 I gEE INTERNATI
ONAL 5OLIDSTATE CIRC’UITS
C0NFERENCEのDigestPaperの第
66頁ないし第67頁に記載されているF A Tri
mless 16b DigitalPotentio
meter 」(Peter )Iollway)の技
術。
ONAL 5OLIDSTATE CIRC’UITS
C0NFERENCEのDigestPaperの第
66頁ないし第67頁に記載されているF A Tri
mless 16b DigitalPotentio
meter 」(Peter )Iollway)の技
術。
上記の技術はいずれも研究、試作の段階であシ、ICと
して低コストで容易に多数ビットのものが構成できるも
のではない。その理由は、内蔵の抵抗分圧回路そのもの
の精度が通常のICゾロセスで製造する場合に10ビ、
ト程度しか実現できないことによる。このことは上記■
の文献の第1表に記載されているが、本発明者もテスト
デバイスを測定することによりこれを確認している。
して低コストで容易に多数ビットのものが構成できるも
のではない。その理由は、内蔵の抵抗分圧回路そのもの
の精度が通常のICゾロセスで製造する場合に10ビ、
ト程度しか実現できないことによる。このことは上記■
の文献の第1表に記載されているが、本発明者もテスト
デバイスを測定することによりこれを確認している。
第12図は、シリコングー) CMOSプロセスと称さ
れている標準的なLSI70ロセスを用いてシリコン基
板上に形成した多結晶シリコンを抵抗体とし、128個
の電圧タップを持つ抵抗分圧回路を使用した4個のDA
コンバータの直線性誤差を測定した特性曲線図である。
れている標準的なLSI70ロセスを用いてシリコン基
板上に形成した多結晶シリコンを抵抗体とし、128個
の電圧タップを持つ抵抗分圧回路を使用した4個のDA
コンバータの直線性誤差を測定した特性曲線図である。
すなわち、この特性曲線図では、各電圧タップの出力電
圧を測定し、等分割である幾何的形状できまる理想電圧
値に対する誤差をプロットしたものである。この特性曲
線図から明らかなように、電圧り、fの中心部で最も直
線性誤差が大きくなっており、±1. OX 10−3
程度つま#)10ビ、ト程度(1/2)ばらついている
。この原因は製造された各タ、ゾ抵抗の抵抗値が異なっ
ているためである。多結晶シリコンの抵抗体の抵抗値が
仕上シで均一にならない理由は種々考えられるが、本発
明者は多結晶シリコンの膜厚のチップ上でのグラジェン
トの存在が最大理由であると指摘するものである。それ
はグラジェントが存在するという仮定のもとに推論した
結果が上記第12図の特性曲線をよく説明できるからで
ある。
圧を測定し、等分割である幾何的形状できまる理想電圧
値に対する誤差をプロットしたものである。この特性曲
線図から明らかなように、電圧り、fの中心部で最も直
線性誤差が大きくなっており、±1. OX 10−3
程度つま#)10ビ、ト程度(1/2)ばらついている
。この原因は製造された各タ、ゾ抵抗の抵抗値が異なっ
ているためである。多結晶シリコンの抵抗体の抵抗値が
仕上シで均一にならない理由は種々考えられるが、本発
明者は多結晶シリコンの膜厚のチップ上でのグラジェン
トの存在が最大理由であると指摘するものである。それ
はグラジェントが存在するという仮定のもとに推論した
結果が上記第12図の特性曲線をよく説明できるからで
ある。
以下、このことを詳細に説明する。抵抗#−ヲ゛構成す
る多結晶シリコン膜は、通常のシリコングー) MOS
−LSI製造工程の中では減圧CVD法によってもっ
ばら形成されている。それは膜厚の均一化、均質化、量
産性の良さ等の特性を実現できるからである。
る多結晶シリコン膜は、通常のシリコングー) MOS
−LSI製造工程の中では減圧CVD法によってもっ
ばら形成されている。それは膜厚の均一化、均質化、量
産性の良さ等の特性を実現できるからである。
実際に市販されているcvDリアクタ装置では、多結晶
シリコン膜を形成する場合、膜厚5000久の設定値に
対し1枚のウェハ内で±1チないし±2%程度のばらつ
きが生じる。このばらつき数値は装置の機鍾、・マツチ
処理するウェハの枚数、ウェハの設置間隔等によって異
なるが、1枚のウェハ内での膜厚のばらつきの分布はウ
ェハの極く周辺部を除けばほぼランダムに分布している
と考えられる。
シリコン膜を形成する場合、膜厚5000久の設定値に
対し1枚のウェハ内で±1チないし±2%程度のばらつ
きが生じる。このばらつき数値は装置の機鍾、・マツチ
処理するウェハの枚数、ウェハの設置間隔等によって異
なるが、1枚のウェハ内での膜厚のばらつきの分布はウ
ェハの極く周辺部を除けばほぼランダムに分布している
と考えられる。
一方、ベレット上に形成される抵抗体としての多結晶シ
リコン膜は、タッグ数によっても異なるが、その長σが
略5刷程度であるから、膜厚の変化は単純増加であり、
そのグラジェントは略±1 % / 5 rta++程
度になると思われる。従って、この抵抗体の断面のモデ
ルは第13図のようになる。この第13図において、最
も膜厚の薄い部分での膜厚をt、最も膜厚の厚い部分で
の膜厚をt+N・δtとすると、このときのグラジェン
トG (=N・δ1/1)が±1チ程度になるというこ
とである。いまこの抵抗体にN−1個のタッグを設け、
一端はアースに接続し、他端には基準電圧vRを供給し
たときに、M番目のタッグ電圧vMの基準電圧V、に対
する比を求めてみる。
リコン膜は、タッグ数によっても異なるが、その長σが
略5刷程度であるから、膜厚の変化は単純増加であり、
そのグラジェントは略±1 % / 5 rta++程
度になると思われる。従って、この抵抗体の断面のモデ
ルは第13図のようになる。この第13図において、最
も膜厚の薄い部分での膜厚をt、最も膜厚の厚い部分で
の膜厚をt+N・δtとすると、このときのグラジェン
トG (=N・δ1/1)が±1チ程度になるというこ
とである。いまこの抵抗体にN−1個のタッグを設け、
一端はアースに接続し、他端には基準電圧vRを供給し
たときに、M番目のタッグ電圧vMの基準電圧V、に対
する比を求めてみる。
ただし、第13図の等価回路である第14図中に示され
る各電圧タッグ間のセグメント抵抗r1(r1=1ない
しN)の値は、δrづつ順次加算、つtb膜厚がδtづ
つ渡少しているので次の1式%式% 上記2式に1式を代入すると次の3式が得られる。
る各電圧タッグ間のセグメント抵抗r1(r1=1ない
しN)の値は、δrづつ順次加算、つtb膜厚がδtづ
つ渡少しているので次の1式%式% 上記2式に1式を代入すると次の3式が得られる。
1(1−老(N+1))(1+々(M+1))= j(
1+”−(M−N、)) ・・・・・・・・・3
ここで、δr /r6 <1の近似を”用いた。また、
(δr/r6 )2の微少量は無視した。
1+”−(M−N、)) ・・・・・・・・・3
ここで、δr /r6 <1の近似を”用いた。また、
(δr/r6 )2の微少量は無視した。
ここでvM/vRの理想値はM/Nであるから、このと
きの誤差Eは次の式で示される。
きの誤差Eは次の式で示される。
この4式は、上記誤差EがタッグMに対して2次曲線と
なることを示し、第15図で示すよの中央の点で最大誤
差−Narを示す。
なることを示し、第15図で示すよの中央の点で最大誤
差−Narを示す。
8r(1
次に抵抗体の膜厚と関連づける。各タッグの抵抗値rは
次式で与えられる。
次式で与えられる。
r =ρ・□ ・・・・・・・・・
5−t ただし、tは抵抗体の長さ、Wは抵抗体の幅、tは膜厚
、ρは比例定数である。
5−t ただし、tは抵抗体の長さ、Wは抵抗体の幅、tは膜厚
、ρは比例定数である。
従って、その微少変化δrは膜厚の微少変化δtに対し
て次のような関係がある。
て次のような関係がある。
δr=−ρ□δt ・m1・・6t2
れる。
Nat
ここでG=−7−は、抵抗体膜厚の変化比を示している
。
。
以上の結果を前記第12図の特性曲線図と比べてみると
極めて良く一致していることがわかる。まず、前記第1
5図に示すように、誤差曲線は略2次曲線となり、中央
点で最大誤差を生じ、その値は膜厚の一定のグラジェン
トGに対して略茗で与えられる。上記一定のグラジェン
トGは現状のプロセスでは≦1%15閣程度であるから
、最大誤差としては略I X 10−3(0,1%)と
なり、非常に良く一致している。
極めて良く一致していることがわかる。まず、前記第1
5図に示すように、誤差曲線は略2次曲線となり、中央
点で最大誤差を生じ、その値は膜厚の一定のグラジェン
トGに対して略茗で与えられる。上記一定のグラジェン
トGは現状のプロセスでは≦1%15閣程度であるから
、最大誤差としては略I X 10−3(0,1%)と
なり、非常に良く一致している。
このように、多結晶シリコンを抵抗体12として通常の
LSIプロセス装置で制御しつつ製造された前記第11
図内の抵抗分圧回路11では、その抵抗値を高々0.1
%程度(10ビツト)の精度でしか製造できないという
欠点があシ、その原因は膜厚がペレット上で一定のグラ
ジェント±1係を持つという製造限界に起因しているも
のである。
LSIプロセス装置で制御しつつ製造された前記第11
図内の抵抗分圧回路11では、その抵抗値を高々0.1
%程度(10ビツト)の精度でしか製造できないという
欠点があシ、その原因は膜厚がペレット上で一定のグラ
ジェント±1係を持つという製造限界に起因しているも
のである。
多結晶シリコンの他に抵抗体として使用できるLSIゾ
ロセスに適合した材料としては金属膜。
ロセスに適合した材料としては金属膜。
拡散層等かめるが、その製造工程からみて多結晶シリコ
ンはど均一な膜厚を持たず、上記の欠点はそのまま引継
がれるとともにむしろ増大するものである。
ンはど均一な膜厚を持たず、上記の欠点はそのまま引継
がれるとともにむしろ増大するものである。
また従来、ICペレット製造後に抵抗体をトリミングし
て必要な精度を出すという方法も考えられるが、トリミ
ングコストが非常に高価であり、また上記したようにす
べてのタ、f抵抗についてトリミングを要することにな
るので実際上不可能である。
て必要な精度を出すという方法も考えられるが、トリミ
ングコストが非常に高価であり、また上記したようにす
べてのタ、f抵抗についてトリミングを要することにな
るので実際上不可能である。
従って、従来の抵抗分圧回路では、多数ビットの高精度
のDAコンバータを、通常のIC7’ロセスを使って低
価格で実現することができない。
のDAコンバータを、通常のIC7’ロセスを使って低
価格で実現することができない。
〔発明の1自j〕
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、その膜厚のプロセスコ
ントロールが通常のグロセスレベルであっても抵抗分圧
の直線性精度を従来の10ビット程度よりも飛躍的に高
くすることができ、しかも抵抗体のトリミングを必要と
しないモノリシックのデノタルアナログ変換器を実現す
ることができる、半導体基板上に構成可能な抵抗分圧回
路を提供することにある。
あり、その目的とするところは、その膜厚のプロセスコ
ントロールが通常のグロセスレベルであっても抵抗分圧
の直線性精度を従来の10ビット程度よりも飛躍的に高
くすることができ、しかも抵抗体のトリミングを必要と
しないモノリシックのデノタルアナログ変換器を実現す
ることができる、半導体基板上に構成可能な抵抗分圧回
路を提供することにある。
上記のような目的を達成するためこの発明では、基準電
圧を分圧して複数の電圧タップから出力する第1の抵抗
体を半導体基体上に形成し、上記第1の抵抗体と実質的
に同一のパターン形状を持ち、上記基準電圧を分圧して
複数の電圧り、fから出力する第2の抵抗体を上記第1
の抵抗体と相互に点対称の位lJtとなるように上記半
導体基体上に形成し、上記第1.第2の抵抗体の対応す
る各′Fn圧タップがら出力される基準電圧の分圧電圧
を平均化して所望の電圧を得るようにしている。このよ
うにすれば、抵抗体を構成する材料の膜厚が半導体基板
上で一定のグラジェントを持っていても、それに上る分
圧電圧の直線性誤差は高い精度でキャンセルされ、はぼ
理想に近い抵抗分圧回路を構成することができる。
圧を分圧して複数の電圧タップから出力する第1の抵抗
体を半導体基体上に形成し、上記第1の抵抗体と実質的
に同一のパターン形状を持ち、上記基準電圧を分圧して
複数の電圧り、fから出力する第2の抵抗体を上記第1
の抵抗体と相互に点対称の位lJtとなるように上記半
導体基体上に形成し、上記第1.第2の抵抗体の対応す
る各′Fn圧タップがら出力される基準電圧の分圧電圧
を平均化して所望の電圧を得るようにしている。このよ
うにすれば、抵抗体を構成する材料の膜厚が半導体基板
上で一定のグラジェントを持っていても、それに上る分
圧電圧の直線性誤差は高い精度でキャンセルされ、はぼ
理想に近い抵抗分圧回路を構成することができる。
以下、図面を参照し7てこの発明の一実施例を(DAコ
ンバータ)に実施した場合の回路図である。図において
2ノは抵抗分圧回路である。
ンバータ)に実施した場合の回路図である。図において
2ノは抵抗分圧回路である。
この抵抗分圧回路2ノには、分圧電圧を取出す複数の電
圧タック’TIないしTN−1それぞれが設けられた第
1の抵抗体22および第2の抵抗体23が備えられてい
る。上記第1の抵抗体22および第2の抵抗体23はそ
れぞれ、半導体基板上において、第1図中の点Pを中心
にして互いに点対称となるような位置に堆積形成される
多結晶シリコン膜、金属抵抗膜、あるいは半導体基板内
に拡散形成される拡散抵抗層等によって構成されている
。
圧タック’TIないしTN−1それぞれが設けられた第
1の抵抗体22および第2の抵抗体23が備えられてい
る。上記第1の抵抗体22および第2の抵抗体23はそ
れぞれ、半導体基板上において、第1図中の点Pを中心
にして互いに点対称となるような位置に堆積形成される
多結晶シリコン膜、金属抵抗膜、あるいは半導体基板内
に拡散形成される拡散抵抗層等によって構成されている
。
上記第1、第2の抵抗体22.23それぞれの両端には
、基準電圧回路24からの基準電圧が供給されるように
なっておシ、これにより第1、第2の抵抗体22.23
の各電圧タッグT1ないしTN−1には基準電圧を分圧
した分圧電圧が発生される。
、基準電圧回路24からの基準電圧が供給されるように
なっておシ、これにより第1、第2の抵抗体22.23
の各電圧タッグT1ないしTN−1には基準電圧を分圧
した分圧電圧が発生される。
さらに第1図において、第1.第2のスイッチ制御デコ
ーダ25.26t4:、同一のデシタル入力信号に応じ
て、第1、第2のスイッチアレイ27.28内の各スイ
ッチSを選択的に動作きせる。上記第1、第2のスイッ
チアレイ27゜28内のスイッチSの一端は、第1、第
2の抵抗体22.23それぞれの対応する特定の電圧タ
ラf T1(i =1ないしN−1)に接続されており
、第1、第2のスイッチアレイ27.28内の全てのス
イッチSの他端はアナログ電圧出力端子29に共通に接
続されている。
ーダ25.26t4:、同一のデシタル入力信号に応じ
て、第1、第2のスイッチアレイ27.28内の各スイ
ッチSを選択的に動作きせる。上記第1、第2のスイッ
チアレイ27゜28内のスイッチSの一端は、第1、第
2の抵抗体22.23それぞれの対応する特定の電圧タ
ラf T1(i =1ないしN−1)に接続されており
、第1、第2のスイッチアレイ27.28内の全てのス
イッチSの他端はアナログ電圧出力端子29に共通に接
続されている。
上記第1、第2のスイッチアレイ27.28内のスイッ
チSとしては、たとえばオン抵抗が純抵抗性であるMO
Sスイッチが使用可能である。
チSとしては、たとえばオン抵抗が純抵抗性であるMO
Sスイッチが使用可能である。
また上記第1、紀2の抵抗体22.23での電圧タップ
TIないしTN−1の取出し位置は・所望する分圧電圧
の値によって決定され、たとえばN個の等分割電圧が必
要な場合には、幾何学的に等間隔な位置にタップ位置を
設定すればよい。
TIないしTN−1の取出し位置は・所望する分圧電圧
の値によって決定され、たとえばN個の等分割電圧が必
要な場合には、幾何学的に等間隔な位置にタップ位置を
設定すればよい。
さらに上記第1、第2のスイッチ制御デコーダ25.2
6は5論理ダ一ト回路を用いた周知の回路で構成するこ
とができる。
6は5論理ダ一ト回路を用いた周知の回路で構成するこ
とができる。
このような構成ODAコンバータにおいて、デシタル入
力信号はアナログ電圧出力端子29から出力されるアナ
ログ出力電圧に対応するように所定のコード化がなされ
ている。
力信号はアナログ電圧出力端子29から出力されるアナ
ログ出力電圧に対応するように所定のコード化がなされ
ている。
第1、第2のスイッチ制御デコーダ25.26は同一の
デシタル入力信号を受け、そのコードに従って特定のス
イッチSを選択してオン状態にさせ、他のスイッチSは
全てオフ状態にする。
デシタル入力信号を受け、そのコードに従って特定のス
イッチSを選択してオン状態にさせ、他のスイッチSは
全てオフ状態にする。
従って第1の抵抗体22で発生されている1つの分圧電
圧が特定の電圧タップTiから取出され、アナログ電圧
出力端子29に導かれる。他方、これと同様に第2の抵
抗体23で発生されている1つの分圧電圧も、第1の抵
抗体22のもの。
圧が特定の電圧タップTiから取出され、アナログ電圧
出力端子29に導かれる。他方、これと同様に第2の抵
抗体23で発生されている1つの分圧電圧も、第1の抵
抗体22のもの。
と対応した特定の電圧タップTlから取出され、アナロ
グ電圧出力端子29に導かれる。ここで上記両分圧電圧
は、抵抗分を持つ第1.第2のスイッチアレイ27.2
8内のスイッチSを介してアナロタ・電圧出力端子29
に導かれているので、この出力端子29には上記両電圧
の平均化された電圧がアナログ電圧として得られる。
グ電圧出力端子29に導かれる。ここで上記両分圧電圧
は、抵抗分を持つ第1.第2のスイッチアレイ27.2
8内のスイッチSを介してアナロタ・電圧出力端子29
に導かれているので、この出力端子29には上記両電圧
の平均化された電圧がアナログ電圧として得られる。
ここで、上記第1の抵抗体22の各電圧タラ7°Tlで
発生される分圧電圧は、その膜厚に一定のグラジェント
があるので、理想値に対しである誤差が生じている。ま
た第2の抵抗体23の各電圧タラfTiで発生される分
圧電圧でもこれと同じ理由により、理想値に対しである
誤差が生じている。
発生される分圧電圧は、その膜厚に一定のグラジェント
があるので、理想値に対しである誤差が生じている。ま
た第2の抵抗体23の各電圧タラfTiで発生される分
圧電圧でもこれと同じ理由により、理想値に対しである
誤差が生じている。
ところが、上記両抵抗体22.23が相互に点対称な位
置に配置されているので、抵抗体22.23の対応する
電圧タッグTiで発生している誤差は、絶対値が等価で
符号が逆になっている。
置に配置されているので、抵抗体22.23の対応する
電圧タッグTiで発生している誤差は、絶対値が等価で
符号が逆になっている。
従って、この2つの電圧を平均化すれば上記両電圧タッ
プTiの分圧電圧の誤差はキャンセルされ、これにより
アナログ電圧出力端子29にはほぼ理想値に近いアナロ
グ電圧が得られる。
プTiの分圧電圧の誤差はキャンセルされ、これにより
アナログ電圧出力端子29にはほぼ理想値に近いアナロ
グ電圧が得られる。
次に、出力端子29にほぼ理、態位に近いアナログ電−
圧が得られることの理由を詳細に説明する。
圧が得られることの理由を詳細に説明する。
第2図はIC−2レツト40上に2つの抵抗体41.4
2を互いに平行するように形成した際に、抵抗体41.
42とその膜厚めグラジェントベクトルとの関係を示す
図である。上記のように、抵抗体を膜厚のばらつきの程
度が最も良いと考えられる多結晶シリコンを用いて構成
した場合2現状の量産グロセスのコントロール限界から
(レット上の膜厚のばらつきは±1チないし±2チ程度
である。膜厚のグラジェントベクトルはベレット上では
ランダムに分布していると考えられるが、約5 am
X 5 wm程度の大きさのベレット上では第2図に示
すように単一のグラジェントベクトルVで表わされると
考えて良い。つまり、膜厚はベレット上の一方向に対し
て同一傾斜で減少していると考えられる。従って、この
グラジェントベクトル■は、2つの抵抗体41.42の
長手方向と平行な成分vaとそれに垂直な成分vbとに
分解できる。
2を互いに平行するように形成した際に、抵抗体41.
42とその膜厚めグラジェントベクトルとの関係を示す
図である。上記のように、抵抗体を膜厚のばらつきの程
度が最も良いと考えられる多結晶シリコンを用いて構成
した場合2現状の量産グロセスのコントロール限界から
(レット上の膜厚のばらつきは±1チないし±2チ程度
である。膜厚のグラジェントベクトルはベレット上では
ランダムに分布していると考えられるが、約5 am
X 5 wm程度の大きさのベレット上では第2図に示
すように単一のグラジェントベクトルVで表わされると
考えて良い。つまり、膜厚はベレット上の一方向に対し
て同一傾斜で減少していると考えられる。従って、この
グラジェントベクトル■は、2つの抵抗体41.42の
長手方向と平行な成分vaとそれに垂直な成分vbとに
分解できる。
上記第2図中の2つの抵抗体41.42の断面構造は第
3図および第4図に示す通りである。
3図および第4図に示す通りである。
第3図はこのうち1つの抵抗体4)の長手方向に沿った
断面図である。この抵抗体41は、シリコン基板51上
に設けられたシリコン酸化膜52中に埋め込−Inた多
結晶シリコン膜で形成されており、その両端部にはこの
多結晶シリコン膜とのコンタクトを取るための電極53
が設けられている。そして、上記多結晶シリコン膜から
なる抵抗#−41の膜厚は一定の割合いで変化しており
、たとえば一方端部ではtaに形成され、一方端部では
tl、に形成されている。
断面図である。この抵抗体41は、シリコン基板51上
に設けられたシリコン酸化膜52中に埋め込−Inた多
結晶シリコン膜で形成されており、その両端部にはこの
多結晶シリコン膜とのコンタクトを取るための電極53
が設けられている。そして、上記多結晶シリコン膜から
なる抵抗#−41の膜厚は一定の割合いで変化しており
、たとえば一方端部ではtaに形成され、一方端部では
tl、に形成されている。
壕だ第4図は上記第3図のものと直交する方向での上記
2つの抵抗体41.42の断面図で □ある。この方向
でも、多結晶シリコン膜からなる抵抗体41.42の膜
厚は一定の割合いで変化しており、たとえば抵抗体41
の左側端部ではtlに形成され、抵抗体42の右側端部
ではt2に形成されている。
2つの抵抗体41.42の断面図で □ある。この方向
でも、多結晶シリコン膜からなる抵抗体41.42の膜
厚は一定の割合いで変化しており、たとえば抵抗体41
の左側端部ではtlに形成され、抵抗体42の右側端部
ではt2に形成されている。
第3図における膜厚のグラジェントが前記第2図中の平
行成分Vaに対応しており、第4図における膜厚のグラ
ジェントが前記第2図中の垂直成分■bに対応している
。このうち、抵抗体41.42の分圧精度に関係してい
るのは平行成分vaのみである。なぜなら、垂直成分の
グラジェントvbは抵抗体の幅、2つの抵抗体の間隔に
比例してその膜厚が増減するが、この2種類の長さはい
ずれも抵抗体の構造上、長手方向の長さに比べ十分に短
いから無視することができる。また若干なりとも上記第
4図中の膜厚t!とt2が異なっていたとしても、それ
は抵抗体41.42の総抵抗値が増減するだけで分圧電
圧に対しては理論上全く寄与しないからである。
行成分Vaに対応しており、第4図における膜厚のグラ
ジェントが前記第2図中の垂直成分■bに対応している
。このうち、抵抗体41.42の分圧精度に関係してい
るのは平行成分vaのみである。なぜなら、垂直成分の
グラジェントvbは抵抗体の幅、2つの抵抗体の間隔に
比例してその膜厚が増減するが、この2種類の長さはい
ずれも抵抗体の構造上、長手方向の長さに比べ十分に短
いから無視することができる。また若干なりとも上記第
4図中の膜厚t!とt2が異なっていたとしても、それ
は抵抗体41.42の総抵抗値が増減するだけで分圧電
圧に対しては理論上全く寄与しないからである。
長手方向でのグラノエント成分は、−ずれか1つの抵抗
体に対]7ては分圧電圧に精度の劣化を与える。ところ
が、第1図の実施例のように2つの抵抗体を互いに点対
称の位置に配置することにより、対応する2つの電圧タ
ップから得られる分圧電圧は、極性が逆で路体値が等価
な誤差を伴って発生されるから、これを平均化すれば両
分圧’=W圧の含まれる誤差がキャンセルされ、理想的
な分圧電圧を有ることができる。
体に対]7ては分圧電圧に精度の劣化を与える。ところ
が、第1図の実施例のように2つの抵抗体を互いに点対
称の位置に配置することにより、対応する2つの電圧タ
ップから得られる分圧電圧は、極性が逆で路体値が等価
な誤差を伴って発生されるから、これを平均化すれば両
分圧’=W圧の含まれる誤差がキャンセルされ、理想的
な分圧電圧を有ることができる。
次に上記誤差がキャンセルされ、理想的な分圧電圧を得
ることができる理由を数式を用いて説明する。いま、前
記第1、第2の抵抗体22゜23それぞれをモデル化し
たものを第5図および第6図の断面図に示す。第1の抵
抗体22では、電圧タッグT1に近い方の端部に前記基
準電圧回路24から低電圧(アース電圧)が供給され、
電圧夕、fTN−1に近い方の端部には前記基準電圧回
路24から高電圧vRが供給されている。これとは反対
に第2の抵抗体23では、t 電圧タツfヂトクに近い方の端部に前記基準電れ、電圧
タッノγ矛に近い方の端部に前記基準電圧回路24から
高電圧vRが供給されている。
ることができる理由を数式を用いて説明する。いま、前
記第1、第2の抵抗体22゜23それぞれをモデル化し
たものを第5図および第6図の断面図に示す。第1の抵
抗体22では、電圧タッグT1に近い方の端部に前記基
準電圧回路24から低電圧(アース電圧)が供給され、
電圧夕、fTN−1に近い方の端部には前記基準電圧回
路24から高電圧vRが供給されている。これとは反対
に第2の抵抗体23では、t 電圧タツfヂトクに近い方の端部に前記基準電れ、電圧
タッノγ矛に近い方の端部に前記基準電圧回路24から
高電圧vRが供給されている。
したがって、上記第5図および第6図の等何回路は第7
図、第8図のようになる。この第7図、第8図中の抵抗
rj(j=1ないしN)は各電圧タッfT相互間および
各タッグと抵抗体端部との間の抵抗である。
図、第8図のようになる。この第7図、第8図中の抵抗
rj(j=1ないしN)は各電圧タッfT相互間および
各タッグと抵抗体端部との間の抵抗である。
ここで第1の抵抗体22における各抵抗rj1の値、第
2の抵抗体23における各抵抗rj2の値はそれぞれ次
式で与えられる。
2の抵抗体23における各抵抗rj2の値はそれぞれ次
式で与えられる。
rj1=ro+δr X j −−8r
j2=ro+δrX(N+1 j) −−=9い
ま、第1、第2の抵抗体22.23それぞれのM番目の
電圧タラf TMにおける電圧V、1、vM2の基準電
圧vRに対する比はそれぞれ次式で与えられる。
j2=ro+δrX(N+1 j) −−=9い
ま、第1、第2の抵抗体22.23それぞれのM番目の
電圧タラf TMにおける電圧V、1、vM2の基準電
圧vRに対する比はそれぞれ次式で与えられる。
ことで、
=どrjl ・・・・・・・・13コー
1 であり、rjl 、 rj2はそれぞれ第1.第2の抵
抗体22.23における各タップ抵抗である。さらに、 である。
1 であり、rjl 、 rj2はそれぞれ第1.第2の抵
抗体22.23における各タップ抵抗である。さらに、 である。
従って、対応するタップ電圧を平均化したものは次式で
与えられる。
与えられる。
、 ・・・・・・・・・16ただし、上
記式においてδr<r(1であるので、2次の微少成分
は無視した。
記式においてδr<r(1であるので、2次の微少成分
は無視した。
つまり、第1図の実施例における抵抗分圧口路では理想
的な分圧電圧N V Rが得られる。
的な分圧電圧N V Rが得られる。
第9図はこの発明の他の実施例の構成を示す回路図であ
る。上記第1図の実施例における抵抗分圧回路2)では
、第1.第2の抵抗体22゜23が、点Pを点対称の位
置においてそれぞれの長手方向で隣接するように配置さ
れ、かつ第1、第2の抵抗体22.23に対してスイッ
チッチ制御デコーダ、スイッチアレイをそれぞれ独立に
設けているが、この実施例の抵抗分圧回路では、第1.
第2の抵抗体22.23を、点Pを点対称の位置におい
てそれぞれの長手方向が1つの直線を構成するように配
置し、かつ第1、第2の抵抗体22.23に対してスイ
ッチ制御デコーダ、スイッチアレイをそれぞれ61゜6
2の1つのみ設けるようにしたものである。
る。上記第1図の実施例における抵抗分圧回路2)では
、第1.第2の抵抗体22゜23が、点Pを点対称の位
置においてそれぞれの長手方向で隣接するように配置さ
れ、かつ第1、第2の抵抗体22.23に対してスイッ
チッチ制御デコーダ、スイッチアレイをそれぞれ独立に
設けているが、この実施例の抵抗分圧回路では、第1.
第2の抵抗体22.23を、点Pを点対称の位置におい
てそれぞれの長手方向が1つの直線を構成するように配
置し、かつ第1、第2の抵抗体22.23に対してスイ
ッチ制御デコーダ、スイッチアレイをそれぞれ61゜6
2の1つのみ設けるようにしたものである。
この実施例における抵抗分圧回路21では、第1.第2
の抵抗体22.23の対応する電圧り、デTが予め結線
されておシ、既に誤差が平均化された分圧電圧出力がス
イッチアレイ62内のスイッチSで選択され、アナログ
電圧出力端子29から出力される。
の抵抗体22.23の対応する電圧り、デTが予め結線
されておシ、既に誤差が平均化された分圧電圧出力がス
イッチアレイ62内のスイッチSで選択され、アナログ
電圧出力端子29から出力される。
第10図はこの発明のさらに他の実施例の構成を示す回
路図である。
路図である。
この実施例回路では、互いに点対称の位置に配置形成さ
れた第1.第2の抵抗体22.23から力る抵抗分圧回
路2ノ、前記スイッチ制御デコーダ26とスイッチアレ
イ22からなる選択回路21、同じく前記スイッチ制御
デコーダ26とスイッチアレイ28からなる選択回路7
2によって第1.第2のアナログ電圧Ml。
れた第1.第2の抵抗体22.23から力る抵抗分圧回
路2ノ、前記スイッチ制御デコーダ26とスイッチアレ
イ22からなる選択回路21、同じく前記スイッチ制御
デコーダ26とスイッチアレイ28からなる選択回路7
2によって第1.第2のアナログ電圧Ml。
v2を出力名せ、この第1.第2のアナログ電圧Vl、
V2を平均化回路73で平均化することにより、デジタ
ル入力信号に対応したアナログ電圧を得るようにしてい
る。
V2を平均化回路73で平均化することにより、デジタ
ル入力信号に対応したアナログ電圧を得るようにしてい
る。
なお、平均化回路73の構成としては種々のものが考え
られるが、例えば時分割的に第1゜第2のアナログ電圧
v1.v2をサンプリングし、これを電荷量に変換して
これを平均化するような構成にしてもよい。
られるが、例えば時分割的に第1゜第2のアナログ電圧
v1.v2をサンプリングし、これを電荷量に変換して
これを平均化するような構成にしてもよい。
以上説明したようにこの発明によれば、基準電圧を分圧
して複数の電圧タッグから出力する第1の抵抗体を半導
体基体上に形成し、上記第1の抵抗体と実質的に同一の
パターン形状を持ち、上記基準電圧を分圧して複数の電
圧タッグから出力する第2の抵抗体を上記第1の抵抗体
と相互に点対称の位置となるように上記半導体基体上に
形成し、上記第1.第2の抵抗体の対応する各電圧タッ
プから出力さ”れる基準電圧の分圧電圧を平均化して所
望の電圧を得るようにしたので、抵抗体′f:構成する
材料の膜厚が半導体基板上で一定のグラゾェントを持っ
ていても、それによる分圧電圧の直線性誤差を高い精度
でキャンセルすることができ、はぼ理想に近い抵抗分圧
回路を構成することができる。このため、その膜厚のプ
ロセスコントロールが通常のプロセスレベルであっても
抵抗分圧の直線性精度を従来の10ビット程度よりも飛
躍的に高くすることができ、しかも抵抗体のトリミング
を必要とせず、かつ14ないし16ビツトのモノリシッ
クのデノタルアナログ変換器を実現することができる、
半導体基板上に構成可能な抵抗分圧回路を提供すること
ができる。
して複数の電圧タッグから出力する第1の抵抗体を半導
体基体上に形成し、上記第1の抵抗体と実質的に同一の
パターン形状を持ち、上記基準電圧を分圧して複数の電
圧タッグから出力する第2の抵抗体を上記第1の抵抗体
と相互に点対称の位置となるように上記半導体基体上に
形成し、上記第1.第2の抵抗体の対応する各電圧タッ
プから出力さ”れる基準電圧の分圧電圧を平均化して所
望の電圧を得るようにしたので、抵抗体′f:構成する
材料の膜厚が半導体基板上で一定のグラゾェントを持っ
ていても、それによる分圧電圧の直線性誤差を高い精度
でキャンセルすることができ、はぼ理想に近い抵抗分圧
回路を構成することができる。このため、その膜厚のプ
ロセスコントロールが通常のプロセスレベルであっても
抵抗分圧の直線性精度を従来の10ビット程度よりも飛
躍的に高くすることができ、しかも抵抗体のトリミング
を必要とせず、かつ14ないし16ビツトのモノリシッ
クのデノタルアナログ変換器を実現することができる、
半導体基板上に構成可能な抵抗分圧回路を提供すること
ができる。
第1図はこの発明の−実り石側の構成を示す回路図、第
2図は上記第1図の実施例回路を説明するための図、第
3図および第4図はそれぞれ上記第2図中の抵抗体の異
なる断面図、第5図および第6図はそれぞれ上記第3図
中の抵抗体をモデル化した回路図、第7図および第8図
はそれぞれ上記第5図、第6図の等価回路図、第9図は
この発明の他の実施例の構成を示す回路図、第10図は
この発明のさらに他の実施例の構成を示す回路図、第1
1図は従来の抵抗分圧回路が用いられたデノタルアナロ
グ変換器の回路図、第12図は上記従来の抵抗分圧回路
の特性曲線図、第13図は第11図中の抵抗分圧回路で
使用される抵抗体の断面のモデルを示す図、第14図は
上記第13図の等価回路、第15図は上記第131′7
1の回路の特性を示す特性曲線図である。 21・・・抵抗分圧回路、22・・・第1の抵抗体、2
3・・・第2の抵抗体、24・・・基準電圧回路、25
゜26.61・・・スイッチ制御デコーダ、27.21
3゜62・・・スイッチアレイ、29・・・アナログ電
圧出力端子、41.42・・・抵抗体、77.72・・
・選折回路、73・・・平均北回?各。 出願人代理人 弁理士 鈴 江 武 彦T“ジ外入カ
アナDり゛比〃第2図 。0 第3図 第5図 第6図 第8図 第9図 第10図 第11図 、715 吐( 13図 14図 第15図
2図は上記第1図の実施例回路を説明するための図、第
3図および第4図はそれぞれ上記第2図中の抵抗体の異
なる断面図、第5図および第6図はそれぞれ上記第3図
中の抵抗体をモデル化した回路図、第7図および第8図
はそれぞれ上記第5図、第6図の等価回路図、第9図は
この発明の他の実施例の構成を示す回路図、第10図は
この発明のさらに他の実施例の構成を示す回路図、第1
1図は従来の抵抗分圧回路が用いられたデノタルアナロ
グ変換器の回路図、第12図は上記従来の抵抗分圧回路
の特性曲線図、第13図は第11図中の抵抗分圧回路で
使用される抵抗体の断面のモデルを示す図、第14図は
上記第13図の等価回路、第15図は上記第131′7
1の回路の特性を示す特性曲線図である。 21・・・抵抗分圧回路、22・・・第1の抵抗体、2
3・・・第2の抵抗体、24・・・基準電圧回路、25
゜26.61・・・スイッチ制御デコーダ、27.21
3゜62・・・スイッチアレイ、29・・・アナログ電
圧出力端子、41.42・・・抵抗体、77.72・・
・選折回路、73・・・平均北回?各。 出願人代理人 弁理士 鈴 江 武 彦T“ジ外入カ
アナDり゛比〃第2図 。0 第3図 第5図 第6図 第8図 第9図 第10図 第11図 、715 吐( 13図 14図 第15図
Claims (1)
- 抵抗体により基準電圧を分圧して、複数の各出力端子
から値の異なる電圧を出力する第1の電圧分圧手段と、
抵抗体により上記基準電圧を分圧して、複数の各出力端
子から値の異なる電圧を出力する第2の電圧分圧手段と
を備え、上記第1、第2の電圧分圧手段の上記抵抗体は
、半導体基体上で実質的に同一な平面形状に形成され、
かつ相互に点対称の位置に配置形成されるように構成し
たことを特徴とする抵抗分圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14737884A JPS6126330A (ja) | 1984-07-16 | 1984-07-16 | 抵抗分圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14737884A JPS6126330A (ja) | 1984-07-16 | 1984-07-16 | 抵抗分圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6126330A true JPS6126330A (ja) | 1986-02-05 |
Family
ID=15428884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14737884A Pending JPS6126330A (ja) | 1984-07-16 | 1984-07-16 | 抵抗分圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6126330A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6330024A (ja) * | 1986-07-11 | 1988-02-08 | ブルツクトリ− コ−ポレ−シヨン | デジタル・アナログ変換器 |
JPS6447128A (en) * | 1987-02-24 | 1989-02-21 | Brooktree Corp | Digital-analog converter |
JPH0281469A (ja) * | 1988-08-11 | 1990-03-22 | Brooktree Corp | アナログ・デジタル変換器 |
JPH0334627A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | D―a変換器 |
JPH05206861A (ja) * | 1992-01-29 | 1993-08-13 | Toshiba Corp | 抵抗ストリング回路 |
JPH06152425A (ja) * | 1992-06-12 | 1994-05-31 | Yamaha Corp | D/aコンバータ |
JPH06188667A (ja) * | 1992-12-22 | 1994-07-08 | Kawasaki Steel Corp | アナログセル |
WO1996016481A1 (en) * | 1994-11-21 | 1996-05-30 | Analog Devices, Inc. | Differential resistive string dac with improved integral non-linearity performance |
JP2001168718A (ja) * | 1999-11-05 | 2001-06-22 | Texas Instr Inc <Ti> | 改良された比率計式出力電圧の安定性をもった電位差計式デジタル−アナログ変換器 |
WO2001047123A1 (fr) * | 1999-12-21 | 2001-06-28 | Matsushita Electric Industrial Co., Ltd. | Convertisseur n/a de haute precision |
US6961014B2 (en) | 2003-05-28 | 2005-11-01 | Yamaha Corporation | D/A converter |
JP2005311742A (ja) * | 2004-04-22 | 2005-11-04 | Nec Electronics Corp | 半導体集積回路装置 |
-
1984
- 1984-07-16 JP JP14737884A patent/JPS6126330A/ja active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2001168718A (ja) * | 1999-11-05 | 2001-06-22 | Texas Instr Inc <Ti> | 改良された比率計式出力電圧の安定性をもった電位差計式デジタル−アナログ変換器 |
JP4497705B2 (ja) * | 1999-11-05 | 2010-07-07 | センサータ テクノロジーズ インコーポレーテッド | 改良された比率計式出力電圧の安定性をもった電位差計式デジタル−アナログ変換器 |
WO2001047123A1 (fr) * | 1999-12-21 | 2001-06-28 | Matsushita Electric Industrial Co., Ltd. | Convertisseur n/a de haute precision |
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