CN112202448A - 逐次逼近型模数转换器及其校准方法、电子设备 - Google Patents

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Abstract

本申请公开一种逐次逼近型模数转换器及其数字校准方法、一种电子设备，所述模数转换器包括：DAC模块，用于采样模拟输入信号，并将所述模拟输入信号转换成模拟输出电压；比较器，用于将所述模拟输出电压与所述基准电压比较，并输出比较结果；逻辑控制模块，与所述比较器的输出端连接，根据所述比较结果对所述DAC模块进行逐次逼近控制，以使得所述比较器逐次输出比较结果，并在所述逐次逼近控制完成后根据多次的所述比较结果输出相应的转码信号；数字校准模块，用于根据各比特位的权重误差Δq，对所述比较结果或转码信号进行校准计算后输出校准后转码信号，其中，Δq＝W‑Widea‑Woffset。上述模数转换器的转换性能较高。

Description

逐次逼近型模数转换器及其校准方法、电子设备
技术领域
本申请涉及集成电路技术领域，具体涉及一种逐次逼近型模数转换器及其校准算法和一种电子设备。
背景技术
逐次逼近型模数转换器(Successive Approximation Register Analog DigitalConverter，SARADC)具有低延迟，低功耗等优点，被广泛应用于各个领域之中。目前高精度的逐次逼近型模数转换器大部分采用二进制电容阵列结构，通过逐次比较输入电压信号和电容阵列产生的电压值，从高位到低位，得到输入信号对应的数字编码。SARADC的精度受限于各模块的噪声和电容的失配。其中，电容的失配是由集成电路制造工艺决定，制造过程中的各种不确定性，会直接影响到SARADC的精度和线性度。可以通过增大电容的尺寸，改善电容失配问题，提高SARADC的精度。但是增大电容尺寸会导致芯片面积增大，成本增加。
现有技术可以采用分段式电容结构，来减少电容阵列面积。但是分段式电容结构对电容失配以及跨接电容的寄生较敏感，所以还需要采用较为复杂的电容失配校准方法来提高逐次逼近型模数转换器的性能，具体的，需要在SARADC中增加一个校准电容阵列，通过模拟信号的补偿来校准主电容阵列的偏差。为了保证模数转换器的性能，额外增加校准电容阵列，依然需要相对较大的电容面积。
因此，现有技术中的模数转换器的尺寸还有待进一步的减小。
发明内容
鉴于此，本申请提供一种逐次逼近型模数转换器及其校准算法，以进一步减小逐次逼近型模数转换器的尺寸。
本申请提供一种逐次逼近型模数转换器，包括：DAC模块，用于采样模拟输入信号，并将所述模拟输入信号转换成模拟输出电压；比较器，所述比较器的第一输入端连接至所述DAC模块，第二输入端连接至基准电压，用于将所述模拟输出电压与所述基准电压比较，并输出比较结果；逻辑控制模块，与所述比较器的输出端连接，用于根据所述比较结果对所述DAC模块进行逐次逼近控制，以使得所述比较器逐次输出比较结果，并在所述逐次逼近控制完成后根据多次的所述比较结果输出相应的转码信号；数字校准模块，用于根据各比特位的权重误差Δq，对所述比较结果或转码信号进行校准计算后输出校准后转码信号，其中，Δq＝W-Widea-Woffset，W为对应比特位的测量权重，Widea为理想权重、Woffset为固定失调权重。
可选的，所述DAC模块包括：低位段DAC单元和高位段DAC单元，所述低位段DAC单元和所述高位段DAC单元之间通过桥接电容C0连接，其中所述高段位DAC单元的各比特位对应有权重误差Δq。
可选的，所述校准计算包括：根据各比特位的权重误差Δq进行校准计算，得到校准转码信号值D，其中，D＝D0·20+D1·21+K Dn-1·2n-1+Dn·(2n+Δqn)+Dn+1·(2n+1+Δqn+1)+KDm+n-1·(2m+n-1+Δqm+n-1)，D0～Dn-1分别为对应于低位段DAC单元的1至n比特位的二进制数值，Dn～Dm+n-1分别为对应于高位段DAC单元的n+1至m+n比特位的二进制数值；再将所述校准转码信号值D以二进制形式输出为校准后转码信号。
可选的，所述固定失调权重Woffset为采用低位段DAC单元对所述桥接电容C0量化的转换码与所述桥接电容C0的理想权重的差值。
可选的，所述测量权重W和所述权重误差Δq自所述高位段DAC单元内的低比特位至高比特位逐位测量获得。
可选的，所述高位段DAC单元包括m位电容阵列或m位电阻阵列中的至少一种，所述低位段DAC单元包括n位电阻阵列或n位电容阵列中的至少一种。
可选的，所述电容阵列包括二进制电容阵列、等值电容阵列或分段式电容阵列中的至少一种。
可选的，n≥3。
可选的，所述低位段DAC单元包括n位电阻阵列，所述高位段DAC单元包括m位电容阵列，所述桥接电容C0与所述高位段DAC单元内的最低位电容的容值相等。
可选的，所述高位段DAC单元包括m位电容阵列以及至少一位冗余电容，所述冗余电容与所述m位电容阵列内的电容并联连接，且所述冗余电容与所述m位电容阵列内的最低位电容的容值相等。
可选的，所述校准模块包括：存储单元和计算单元；所述存储单元用于存储所述固定失调权重Woffset以及所述权重误差Δq；所述计算单元用于获取所述权重误差Δq，并根据所述权重误差Δq对所述转码信号进行校准计算，输出校准后转码信号。
可选的，所述计算单元还用于根据各比特位的测量权重W、理想权重Widea以及所述固定失调权重Woffset，计算得到所述权重误差Δq并存储于所述存储单元。
本申请还提供一种逐次逼近型模数转换器的数字校准方法，包括：所述数字校准方法包括：通过DAC模块采样模拟输入信号，并将所述模拟输入信号转换成模拟输出电压；通过比较器将所述模拟输出电压与基准电压比较，输出比较结果；根据所述比较结果，对DAC模块进行采用逐次逼近控制，使得所述比较器逐次输出比较结果；在逐次逼近控制完成后，根据多次的所述比较结果输出相应的转码信号；根据各比特位的权重误差Δq，对所述比较结果或转码信号进行校准计算后输出校准后转码信号，其中，Δq＝W-Widea-Woffset，W为对应比特位的测量权重，Widea为理想权重、Woffset为固定失调权重，各个比特位的固定失调权重Woffset相同。
可选的，所述DAC模块包括：低位段DAC单元和高位段DAC单元，所述低位段DAC单元和所述高位段DAC单元之间通过桥接电容C0连接；仅对所述高位段DAC单元内的各比特位设置所述权重误差Δq。
可选的，所述高位段DAC单元包括m位电容阵列，获取所述固定失调权重Woffset的方法包括：将高位段DAC单元的各个电容下极板均接地，桥接电容C0的上极板连接至基准电压，并控制低位段DAC单元内的开关阵列，使得所述桥接电容C0的下极板电位为设定电压；将桥接电容C0的上极板与基准电压之间断开，并对低位段DAC单元内的开关阵列进行逐次逼近控制，获得所述桥接电容C0由所述低位段DAC单元量化的转换码；计算所述桥接电容C0的转换码与理想权重的差值作为所述固定失调权重Woffset。
可选的，获取所述高位段DAC单元内的各比特位的测量权重W的获取方法包括：将待校准比特位对应的对应的电容下极板连接至参考电压，将该待校准比特位以上的的比特位所对应的电容下极板均接地；对该待校准电容比特位以下比特位所对应的电容以及低位段DAC单元的开关阵列进行逐次逼近控制，获得模数转换后的转换码；根据所述转换码获取所述测量权重。
可选的，自所述高位段DAC单元内的低比特位至高比特位逐位获取所述测量权重和权重误差；并且根据所述转换码获取所述测量权重时，还包括对所述转换码内对应于当前校准比特位以下的比特位的二进制数值利用对应的权重误差进行校准。
可选的，所述校准计算包括：根据各比特位的权重误差Δq进行校准计算，得到校准转码信号值D，其中，D＝D0·20+D1·21+K Dn-1·2n-1+Dn·(2n+Δqn)+Dn+1·(2n+1+Δqn+1)+KDm+n-1·(2m+n-1+Δqm+n-1)，D0～Dn-1分别为对应于低位段DAC单元的1至n比特位的二进制数值；Dn～Dm+n-1分别为对应于高位段DAC单元的n+1至m比特位的二进制数值；再将所述校准转码信号值D以二进制形式输出为校准后转码信号。
本申请还提供一种电子设备，包括：上述任一项所述的模数转换器。
本申请的模数转换器，包括数字校准模块，通过数字计算对转码信号进行校准，无需额外增加模拟校准阵列，能够缩小模数转换器的尺寸；并且，采用误差权重进行校准计算，所述误差权重中减去了DAC模块以外其他的电路模块失调造成的固定失调权重，因此，校准结果更为准确。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a是本申请一实施例的逐次逼近型模数转换器的结构示意图；
图1b是本申请一实施例的逐次逼近型模数转换器的结构示意图；
图2是本申请一实施例的电容阵列的结构示意图；
图3是本申请一实施例的逐次逼近型模数转换器的结构示意图；
图4是本申请一实施例的逐次逼近型模数转换器的结构示意图；
图5是本申请一实施例的逐次逼近型模数转换器的结构示意图；
图6是本申请一实施例的逐次逼近型模数转换器的数字校准方法的流程示意图。
具体实施方式
如背景技术中，由于需要增加额外的校准电容阵列实现校准，导致逐次逼近型模数转化器的尺寸较大。
本发明提供一种新的逐次逼近型模数转换器，对逐次逼近型模数转换器能够通过数字计算实现校准，无需增加额外的校准电容阵列，实现方式简单。
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
请参考图1a，为本发明一实施例的逐次逼近型模数转换器的结构示意图。
所述逐次逼近型模数转换器包括DAC模块110、比较器120、逻辑控制模块130和数字校准模块140。
所述DAC模块110用于采样模拟输入信号Vin，并基于模数转换过程的参考电压VREF将Vin转换为模拟输出电压。所述DAC模块可以包括电容阵列、电阻阵列，以及相应的开关阵列，用于控制阵列内各个元件的连接状态。
所述比较器120的第一输入端连接至所述DAC模块110，第二输入端连接至基准电压VCM，用于将所述模拟输出电压与所述基准VCM电压比较，并输出比较结果。所述比较结果为高电平或低电平，对应于二进制数1或0。
所述逻辑控制模块130，与所述比较器120的输出端连接，用于根据所述比较结果对所述DAC模块110进行逐次逼近控制以获得相应的转码信号。所述逻辑控制模块130根据所述比较器120的当前输出的比较结果，向DAC模块110输出数字逻辑控制信号，对所述DAC模块110内的开关阵列进行控制，使得比较器120再次输出比较结果，每一次比较结果均对应于最终输出的转码信号中的一个比特位。
具体的，所述逻辑控制模块130可以包括锁存单元和控制单元，所述锁存单元用于逐次锁存所述比较器120输出的比较结果，然后在所述逼近控制过程结束后将所存储的各个比特位对应的比较结果作为转码信号并行输出；所述控制单元用于根据锁存单元内的存储的比较结果，逐次并行输出数字逻辑控制信号，对所述DAC模块110内的开关阵列进行逐次逼近控制。对于N位DAC模块110，通过N次开关切换、N次比较，输出N位二进制转码信号。
在一些实施例中，所述锁存单元为N位寄存器。初始状态下，所述锁存单元最高位预设为1，其他位为0；所述逻辑控制模块130根据所述锁存单元内的存储数据输出相应的N位逻辑控制信号1000……0，对DAC模块110进行控制，如果比较器120输出比较结果为0，则锁存单元将最高位清0，如果比较器120输出的比较结果为1，则锁存单元锁存的最高位保持为1；随后所述N位寄存器的第二位强置为1，并输出相应的N位逻辑控制信号，例如最高位比较结果为1时，第二次输出的逻辑控制信号为110……0；所述比较器120输出对应于第二个比特位的比较结果，并对该比较结果进行储存；通过多次逼近控制，最终将比较器120的各次比较结果根据比特位顺序进行保存，并行输出转码信号。
所述数字校准模块140，与所述逻辑控制模块130连接，用于根据各比特位的权重误差Δq，对所述逻辑控制模块130输出的转码信号进行校准计算，输出校准后转码信号，其中，Δq＝W-Widea-Woffset，W为对应比特位的测量权重，Widea为理想权重、Woffset为固定失调权重，各个比特位的固定失调权重Woffset相同。由于所述逻辑控制模块130将转码信号并行输出，所述数字校准模块140同时接收到转码信号各比特位的数据，进行校准计算。
由于DAC模块110内的电子元件的失配问题，会导致各个电容的测量权重W与理想权重Widea之间有一定的偏差。并且，发明人还进一步发现，由于在实际转换过程中，比较器等其他电路模块也存在一定的失调问题，因此在权重校准时会有一个固定的固定失调权重Woffset。
以图2的电容阵列作为示例进行说明。所述电容阵列由电容C1、C2、C3和C4构成，其中C1为基准电容，利用低位电容表示高位电容，从而获得每个电容的权重。电容C2、C3和C4均可以用C1表示，那么高位电容C2、C3、C4的权重均可以用电容C1的权重来表示。
C2＝αC1+offset＝C2idea+ΔC2；
C3＝βC2+μC1+offset
＝βC2idea+μC1+β(αC1-C2idea)+(1+β)offset
＝αβC1+μC1+(1+β)offset
其中，ΔC2为电容C2的误差量，C2idea为C2的理想电容值，offset为比较器和其他电路模块带来的失调量。后一位电容利用前一位电容表示时，就会导致失调量offset累积。例如，C2具有失调量offset，C3的失调量在固定失调量offset的基础上，还增加了β倍的C2的失调量，因此C3总的失调量为(1+β)offset，其中offset是测量过程中的失调，βoffset则是计算过程中引入的失调。
因此，所以需要按照从低比特位到高比特位的顺序，依次将每一个电容的失调量offset均去除，最终得到准确的权重。例如，先校准C2，C2的offset被减去，则C2＝αC1；此时计算C3时，C3＝βC2idea+μC1+β(αC1-C2idea)+offset
＝αβC1+μC1+offset。
如果用C3来表示C4，也需要将C3的offset的减去，才能避免在C4计算中累积到C3的offset。
所以如果每次校准均不对所述失调量offset进行校准，那么高比特位电容用低比特位电容表示时，低比特位电容的失调量offset会累计到高比特位，最终引入非线性误差，影响校准效果。
因此，该实施例中，采用的权重误差Δq＝W-Widea-Woffset对于权重的校准更为准确，消除了DAC模块110以外的其他电路元件带来的失调影响，能够提高校准的准确性。并且，校准过程仅需通过数字电路计算实现，相比于现有技术中采用模拟电路对信号补偿实现校准相比，更易实现，无需额外增加校准硬件阵列，能够缩小模数转换器的尺寸。
请参考图1b，为本发明另一实施例的逐次逼近型模数转换器的结构示意图。该实施例中，所述数字校准模块140连接至所述比较器120的输出端。由于所述比较器120的输出端按照一定顺序串行输出比较结果，对应于各比特位的二进制数值，所述数字校准模块140依次对各比特位进行对应的校准计算。所述数字校准模块140可以在逐次逼近控制的过程中，同步进行校准计算，从而可以更快的完成校准计算，输出校准后转码信号。
请参考图3，为本发明另一实施例的逐次逼近型模数转换器的结构示意图。
该实施例中，所述DAC模块110包括：低位段DAC单元111和高位段DAC单元112，所述低位段DAC单元111和所述高位段DAC单元112之间通过桥接电容C0连接，其中所述高段位DAC单元112的各比特位对应有所述权重误差Δq。
该实施例中，所述低位段DAC单元111对于转换精度的影响较小，可以无需进行校准，可以等效为理想的DAC单元。高位端DAC单元112对应的比特位数较高，对于模数转换的性能影响较大，需要进行权重校准。该实施例中，高位段DAC单元112内各比特位的权重利用低位段DAC单元对应的比特位进行表示。
所述高位段DAC单元包括m位电容阵列或m位电阻阵列中的至少一种，所述低位段DAC单元包括n位电阻阵列或n位电容阵列中的至少一种。整个模数转换器能够输出n+m位的二进制码。为了使得所述低位段DAC单元111具有足够的精度，通常设置n≥3。在其他实施例中，所述低位段DAC单元111的位数可以根据实际需求进行调整。
所述电阻阵列可以包括多个串联于参考电压VREF与基准电压VCM之间的电阻，每个电阻端点均由开关连接至所述桥接电容C0的下极板。
所述电容阵列可以包括多个电容，所述多个电容的上极板均连接至一公共端，下极板连接至开关阵列。所述电容阵列包括二进制电容阵列、等值电容阵列或分段式电容阵列中的至少一种。
所述校准计算包括：根据各比特位的权重误差Δq进行校准计算，得到校准转码信号值D，其中，D＝D0·20+D1·21+K Dn-1·2n-1+Dn·(2n+Δqn)+Dn+1·(2n+1+Δqn+1)+K Dm+n-1·(2m+n-1+Δqm+n-1)，D0～Dn-1分别为对应于低位段DAC单元111的1至n比特位的二进制数值，Dn～Dm+n-1分别为对应于高位段DAC单元112的n+1至m+n比特位的二进制数值；再将所述校准转码信号值D以二进制形式输出为校准后转码信号。在一些实施例中，高位段DAC单元的最低位即n+1位通常为理想的基准电容，通常无需校准，因此Δqn可以为0。其他比特位对应的电容通常为基准电容的整数倍。
请参考图4，本发明一实施例的模数转换器的结构示意图。
该实施例中，所述DAC模块110的低位段DAC单元111包括n位电阻阵列，所述高位段DAC单元112包括m位电容阵列。所述比较器120的一个输入端的基准电压VCM为地。
具体的，所述低位段DAC单元111包括n个串联于参考电压VREF与地端之间的电阻。各个电阻的端点分别通过开关S0、S1、……、
Figure BDA0002705340580000091
和
Figure BDA0002705340580000092
连接至桥接电容C0的下极板，以通过不同端点向所述桥接电容C0提供不同的分段电压。可以按照二进制搜索算法，对各个开关进行逐次逼近控制，输出相应分段参考电压。各个电阻阻值可以相同，或者以一定规律设置。由于电阻的尺寸较小，所述低位段DAC单元111采用电阻阵列，可以减小所述DAC模块110的尺寸。
所述高位段DAC单元112包括m个电容，对应m个比特位，为权重电容阵列，分别为电容C1、C2、C4、……、
Figure BDA0002705340580000101
各位电容的上极板连接在一起作为所述高位段DAC单元112的输出端，各位电容的下极板通过单刀三掷开关连接到输入端Vin、地、参考电压VREF中的一个。其中C1为其中最低位电容，作为基准电容，通常为理想的单位电容。其他电容通过C1表示的理想权重分别为2、4、8、……、2m-3、2m-2、2m-1。在其他实施例中，所述电容阵列内各个电容值还可以均相同，或者其他的权重分布方式。在其他实施例中，所述高位段DAC单元112除了包括m位电容阵列以外，还包括至少一位冗余电容，所述冗余电容的容值与所述m位电容阵列内的各个电容并联，且与其中最低比特位对应的电容的容值相等。
该实施例中，所述低位段DAC单元111为电阻阵列，所述桥接电容C0与所述高位段DAC单元112内的最低位电容C1的容值相等，即C0＝C1，以确保所述低位段DAC单元111和高位段DAC单元112之间的线性。在其他实施例中，所述低位段DAC单元111还可以为电容阵列，此时，所述桥接电容C0的大小要确保从桥接电容C0右侧看进去时，桥接电容C0等效于其右侧的高位段DAC单元112的最低位电容值。
请参考图5，为本发明一实施例的逐次逼近型模数转换器的结构示意图。
该实施例中，所述校准模块140包括：存储单元141和计算单元142；所述存储单元141用于存储所述固定失调权重Woffset以及所述权重误差Δq；所述计算单元142用于获取所述权重误差Δq，并根据所述权重误差Δq对所述转码信号进行校准计算，输出校准后转码信号。
所述计算单元142还用于计算桥接电容C0的测量权重与理想权重的差值得到所述固定失调权重Woffset，以及根据各比特位的测量权重W、理想权重Widea以及所述固定失调权重Woffset，计算得到所述权重误差Δq，并将所述固定失调权重Woffset和所述权重误差Δq存储于所述存储单元141内。
所述固定失调权重Woffset可以通过所述桥接电容C0进行测量得到，具体方法包括：
第一阶段：通过控制高位段DAC单元112内各个电容对应的卡关，将DAC单元112的各个电容的下极板均接地；闭合开关K，将比较器120的两个输入端之间短接，使得桥接电容C0的上极板接基准电压，该实施中，所述基准电压为地；并控制低位段DAC单元111内的开关阵列，使得所述低位段DAC单元111输出至所述桥接电容C0的下极板的电位为设定电压，以对电容C0进行充电并保持。
所述设定电压为0～VREF范围内的电压，所述设定电压的取值需要使得通过逐次逼近测量所述失调量的过程中，在设定电压的上下均具有足够的测量裕度。在一个实施例中，所述设定电压为VREF/2，可以通过仅闭合所述开关S2n-1,向桥接电容C0下极板施加分压VREF/2。理论上，所述失调量通常不会很大，设定电压也可以取其他值，例如VREF/4、VREF/8等。
第二阶段：断开开关K，将桥接电容C0的上极板与基准电压之间断开，并对低位段DAC单元111内的开关阵列进行逐次逼近控制，将桥接电容C0极板的设定电压，在所述低位段DAC单元111进行再分布，通过所述低位段DAC单元进行量化，最终获得模数转换后的转换码，所述转换码为将设定电压由低位段DAC单元量化后的转换码W0。
第三阶段：计算所述桥接电容C0的转换码W0与理想权重W0idea的差值作为所述固定失调权重Woffset，Woffset＝W0-W0idea。由于低位段DAC单元111为理想DAC单元，可以忽略其自身的失配带来的权重误差，因此，转换码W0与理想权重W0idea差值认为是由于比较器等其他电路模块造成的固定失调权重Woffset。
所述高位段DAC单元112内各个高位电容的测量权重W的获取方法包括：将待校准电容下极板连接至参考电压VREF，将该待校准比特位以上的比特位所对应的电容下极板均接地，例如，校准C2时，将C4及以后的电容的下极板均接地；对位于待校准比特位以下的比特位所对应的电容以及低位段DAC单元111内的开关阵列进行逐次逼近控制，获得模数转换后的转换码；根据所述转换码获取所述测量权重W。各个电容的理想权重Widea由电路设计时的电容大小决定。
所述测量权重W、理想权重Widea以及固定失调权重Woffset均可以由二进制码表示，并直接相减获得权重误差Δq；也可以转为十进制数后再进行计算。
对所述高位段DAC单元112内的各位电容，自低比特位至高比特位逐个比特位进行测量，可以根据二进制权重计算方法，根据逐次逼近控制后获得的转换码计算得到所述测量权重W。并且，在计算过程中，对转换码内低比特位的比特值均采用对应的权重误差Δq进行校准，以避免失调量的累积。
上述模数转换器通过数字校准模块对转码信号进行数字校准计算，与模拟信号补偿校准相比，更易于实现。并且，在数字校准计算过程中，消除DAC模块以外的电路模块的失调带来的权重误差，使得校准结果更为准确。
本发明的实施例还提供一种电子设备，包括上述实施例中任一项所述的逐次逼近型模数转换器。上述模数转换器的校准通过数字校准计算完成，使得模数转换器的尺寸较小，从而可以提高电子设备的内部集成度。
本发明的实施例还提供一种逐次逼近型模数转换器的数字校准方法。
请参考图6，为本发明一实施例的数字校准方法的流程示意图。
该实施例中，所述数字校准方法包括如下步骤：
步骤S601:通过DAC模块采样模拟输入信号，并将所述模拟输入信号转换成模拟输出电压。
步骤S602:通过比较器将所述模拟输出电压与基准电压比较，输出比较结果。
步骤S603:根据比较结果，对DAC模块进行采用逐次逼近控制，使得所述比较器逐次输出比较结果。
步骤S604:在逐次逼近控制完成后，根据多次的所述比较结果输出相应的转码信号；
步骤S604:根据各比特位的权重误差Δq，进行校准计算后输出校准后转码信号，其中，Δq＝W-Widea-Woffset，W为对应比特位的测量权重，Widea为理想权重、Woffset为固定失调权重，各个比特位的固定失调权重Woffset相同。
在一个实施例中，所述DAC模块包括：低位段DAC单元和高位段DAC单元，所述低位段DAC单元和所述高位段DAC单元之间通过桥接电容C0连接；仅对所述高位段DAC单的各比特位设置所述权重误差Δq；所述低位段DAC单元由于对应的位数较低，可以忽略其权重误差，认为是理想DAC单元。
在一个实施例中，所述高位段DAC单元包括m位电容阵列，获取所述固定失调权重Woffset的方法包括：将高位段DAC单元的各个电容下极板均接地，桥接电容C0的上极板连接至基准电压，并控制低位段DAC单元内的开关阵列，使得所述桥接电容C0的下极板电位为设定电压；将桥接电容C0的上极板与基准电压之间断开，并对低位段DAC单元内的开关阵列进行逐次逼近控制，获得桥接电容C0由低位段DAC单元量化的转换码；计算所述桥接电容C0的转换码与理想权重的差值作为所述固定失调权重Woffset。在一些实施例中，所述设定电压可以为VREF/2，其中，VREF为模数转换的参考电压。在其他实施例中，所述设定电压还可以为VREF/4或VREF/8等。
在一个实施例中，各个高位电容的测量权重的获取方法包括：将待校准电容下极板连接至参考电压VREF，将该待校准比特位以上的比特位对应的电容下极板均接地；对该待校准比特位以下的比特位所对应的电容以及低位段DAC单元的开关阵列进行逐次逼近控制，获得模数转换后的转换码；根据所述转换码获取所述测量权重。
在一个实施例中，自所述高位段DAC单元内的低比特位至高比特位逐位获取所述测量权重；并且根据所述转换码获取所述测量权重时，还包括对低比特位的二进制数值利用对应的权重误差进行校准。
在一个实施例中，所述校准计算包括：根据各比特位的权重误差Δq进行校准计算，得到校准转码信号值D，其中，D＝D0·20+D1·21+K Dn-1·2n-1+Dn·(2n+Δqn)+Dn+1·(2n+1+Δqn+1)+K Dm+n-1·(2m+n-1+Δqm+n-1)，D0～Dn-1分别为对应于低位段DAC单元的1至n比特位的二进制数值；Dn～Dm+n-1分别为对应于高位段DAC单元的n+1至m+n比特位的二进制数值；再将所述校准转码信号值D以二进制形式输出为校准后转码信号。
上述数字校准方法，对逐次逼近型模数转换器的DAC模块以外的比较器等电路模块的失调所导致的固定失调权重也进行了校准，提高了校准的准确性。
即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (19)

1.一种逐次逼近型模数转换器，其特征在于，包括：
DAC模块，用于采样模拟输入信号，并将所述模拟输入信号转换成模拟输出电压；
比较器，所述比较器的第一输入端连接至所述DAC模块，第二输入端连接至基准电压，用于将所述模拟输出电压与所述基准电压比较，并输出比较结果；
逻辑控制模块，与所述比较器的输出端连接，用于根据所述比较结果对所述DAC模块进行逐次逼近控制，以使得所述比较器逐次输出比较结果，并在所述逐次逼近控制完成后根据多次的所述比较结果输出相应的转码信号；
数字校准模块，用于根据各比特位的权重误差Δq，对所述比较结果或所述转码信号进行校准计算后输出校准后转码信号，其中，Δq＝W-Widea-Woffset，W为对应比特位的测量权重，Widea为理想权重、Woffset为固定失调权重。
2.根据权利要求1所述逐次逼近型模数转换器，其特征在于，所述DAC模块包括：低位段DAC单元和高位段DAC单元，所述低位段DAC单元和所述高位段DAC单元之间通过桥接电容C0连接，其中所述高段位DAC单元的各比特位对应有权重误差Δq。
3.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述校准计算包括：根据各比特位的权重误差Δq进行校准计算，得到校准转码信号值D，其中，D＝D0·20+D1·21+K Dn-1·2n-1+Dn·(2n+Δqn)+Dn+1·(2n+1+Δqn+1)+K Dm+n-1·(2m+n-1+Δqm+n-1)，D0～Dn-1分别为对应于低位段DAC单元的1至n比特位的二进制数值，Dn～Dm+n-1分别为对应于高位段DAC单元的n+1至m+n比特位的二进制数值；再将所述校准转码信号值D以二进制形式输出为校准后转码信号。
4.根据权利要求2所述逐次逼近型模数转换器，其特征在于，所述固定失调权重Woffset为采用低位段DAC单元对所述桥接电容C0量化的转换码与所述桥接电容C0的理想权重的差值。
5.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述测量权重W和所述权重误差Δq自所述高位段DAC单元内的低比特位至高比特位逐位测量获得。
6.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述高位段DAC单元包括m位电容阵列或m位电阻阵列中的至少一种，所述低位段DAC单元包括n位电阻阵列或n位电容阵列中的至少一种。
7.根据权利要求6所述的逐次逼近型模数转换器，其特征在于，所述电容阵列包括二进制电容阵列、等值电容阵列或分段式电容阵列中的至少一种。
8.根据权利要求6所述的逐次逼近型模数转换器，其特征在于，n≥3。
9.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述低位段DAC单元包括n位电阻阵列，所述高位段DAC单元包括m位电容阵列，所述桥接电容C0与所述高位段DAC单元内的最低位电容的容值相等。
10.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述高位段DAC单元包括m位电容阵列以及至少一位冗余电容，所述冗余电容与所述m位电容阵列内的电容并联连接，且与所述m位电容阵列内的最低位电容的容值相等。
11.根据权利要求1所述逐次逼近型模数转换器，其特征在于，所述校准模块包括：存储单元和计算单元；所述存储单元用于存储所述固定失调权重Woffset以及所述权重误差Δq；所述计算单元用于获取所述权重误差Δq，并根据所述权重误差Δq对所述转码信号进行校准计算，输出校准后转码信号。
12.根据权利要求11所述逐次逼近型模数转换器，其特征在于，所述计算单元还用于根据各比特位的测量权重W、理想权重Widea以及所述固定失调权重Woffset，计算得到所述权重误差Δq并存储于所述存储单元。
13.一种逐次逼近型模数转换器的数字校准方法，所述逐次逼近型模数转换器如权利要求1所述，其特征在于，所述数字校准方法包括：
通过DAC模块采样模拟输入信号，并将所述模拟输入信号转换成模拟输出电压；
通过比较器将所述模拟输出电压与基准电压比较，输出比较结果；
根据比较结果，对DAC模块进行采用逐次逼近控制，使得所述比较器逐次输出比较结果；
在逐次逼近控制完成后，根据多次的所述比较结果输出相应的转码信号；
根据各比特位的权重误差Δq，对所述比较结果或转码信号进行校准计算后输出校准后转码信号，其中，Δq＝W-Widea-Woffset，W为对应比特位的测量权重，Widea为理想权重、Woffset为固定失调权重，各个比特位的固定失调权重Woffset相同。
14.根据权利要求13所述的数字校准方法，其特征在于，所述DAC模块包括：低位段DAC单元和高位段DAC单元，所述低位段DAC单元和所述高位段DAC单元之间通过桥接电容C0连接；仅对所述高位段DAC单元内的各比特位获取所述权重误差Δq。
15.根据权利要求14所述的数字校准方法，其特征在于，所述高位段DAC单元包括m位电容阵列，获取所述固定失调权重Woffset的方法包括：将高位段DAC单元的各个电容下极板均接地，桥接电容C0的上极板连接至基准电压，并控制低位段DAC单元内的开关阵列，使得所述桥接电容C0的下极板电位为设定电压；将桥接电容C0的上极板与基准电压之间断开，并对低位段DAC单元内的开关阵列进行逐次逼近控制，以获得所述桥接电容C0由所述低位段DAC单元量化的转换码；以所述桥接电容C0对应的转换码与理想权重的差值作为所述固定失调权重Woffset。
16.根据权利要求15所述的数字校准方法，其特征在于，获取所述高位段DAC单元内的各比特位的测量权重W的方法包括：将待校准比特位对应的电容下极板连接至参考电压，将该待校准比特位以上的比特位所对应的电容下极板均接地；对该待校准比特位以下的比特位所对应的电容以及低位段DAC单元的开关阵列进行逐次逼近控制，获得模数转换后的转换码；根据所述转换码获取所述测量权重W。
17.根据权利要求16所述的数字校准方法，其特征在于，自所述高位段DAC单元内的低比特位至高比特位逐位获取所述测量权重W以及权重误差Δq；并且根据所述转换码获取所述测量权重W时，还包括：对所述转换码内，对应于当前校准比特位以下的比特位的二进制数值利用对应的权重误差Δq进行校准。
18.根据权利要求14所述的数字校准方法，其特征在于，所述校准计算包括：根据各比特位的权重误差Δq进行校准计算，得到校准转码信号值D，其中，D＝D0·20+D1·21+KDn-1·2n-1+Dn·(2n+Δqn)+Dn+1·(2n+1+Δqn+1)+K Dm+n-1·(2m+n-1+Δqm+n-1)，D0～Dn-1分别为对应于低位段DAC单元的1至n比特位的二进制数值；Dn～Dm+n-1分别为对应于高位段DAC单元的n+1至m比特位的二进制数值；再将所述校准转码信号值D以二进制形式输出为校准后转码信号。
19.一种电子设备，其特征在于，包括：如权利要求1至12中任一项所述的模数转换器。
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