KR100632422B1 - 반도체 기판내에 구조를 형성하는 방법 - Google Patents

반도체 기판내에 구조를 형성하는 방법 Download PDF

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Abstract

반도체 기판(1)내에 구조를 형성하기 위해서, 탄소층(3)으로 형상화된 버퍼층은 기판상에 형성된 포토레지스트층(4)과 비반사층(2) 사이에 생성된다. 상기 구조는 리소그래피 공정에 의하여 포토레지스트층(4)내에 먼저 생성되고 후속 단계에서 밑에 있는 층(1, 2, 3)으로 전사된다.

Description

반도체 기판내에 구조를 형성하는 방법{METHOD FOR FORMING A STRUCTURE IN A SEMICONDUCTOR SUBSTRATE}
본 발명은, 일반적으로 반도체 기판내에 패턴이 생성되는 반도체 기술을 이용하여 패턴을 형성하는 방법에 관한 것이다.
반도체 소자들의 제작은, 흔히 소정 단계에서 에칭함으로써 패터닝이 수행될 것을 요구하며, 제거되어야 할 부분들은 적어도 부분적으로 실리콘 산화물 또는 실리콘 질화물로 형성되어 있다. 이것의 일 예시는 트렌치 캐패시터 및 셀렉트 트랜지스터(select transistor)를 가지는 반도체 메모리 셀들의 제작이다. 한쪽상에는 트렌치 캐패시터가 매립층(buried strap)에 의하여 셀렉트 트랜지스터에 전기적으로 접속되어 있는 한편, 트렌치 캐패시터의 다른 쪽상에는 절연 영역(STI; shallow trench isolation)이 생성되며, 이에 의하여 트렌치 캐패시터는 인접한 메모리 셀로부터 전기적으로 절연된다. STI 영역은, 이전에 생성된 트렌치 캐패시터의 일부분으로 형성된 표면이 제거되는 패터닝 단계에 의하여 생성된다. 이는, 트렌치 캐패시터의 상부가 실리콘 산화물로 만들어진 절연 칼라(insulation collar)를 가지기 때문에, 실리콘 뿐 만 아니라 실리콘 산화물이 에칭됨을 의미한다. 일반적으로, 제거될 부분의 표면에 실리콘 질화물층이 존재하기 때문에, 그러므로 에칭 공정에 의하여 실리콘 질화물을 또한 에칭할 수 있어야 한다.
상기 언급된 메모리 셀들의 제작 시, STI 영역의 생성에 관한 것은, 예를 들어 독일 특허 DE 199 41 148 A1 및 DE 199 44 012 A1을 참조한다.
100 내지 200㎚ 크기 정도인 트렌치 캐패시터의 횡방향 치수를 고려하면, STI 영역을 생성하는 상기 언급된 공정은, 고도의 위치 정확성, 치수 안정성 및 사용될 에칭 공정의 가파른 측면 경사(flank steepness)를 요구하는데, 그 이유는 에칭될 후퇴부내에 생성될 플랭크가 극히 낮은 횡방향 위치설정 부정확성을 가지고 매립층으로부터 떨어진 측면상에 트렌치 캐패시터내에 위치되어야 하기 때문이다.
반도체 표면상에 초미세 패턴을 생성하고 칩, 웨이퍼 또는 배치(batch)에 걸쳐 피처 크기의 변동을 가능한 한 최소한으로 유지하기 위해서, 웨이퍼 표면(포토레지스트 - 기판 계면)에서의 노광 파장의 광의 반사가 가능한 한 완벽하게 억제되어 분열 간섭 영향(disruptive interference effect)을 회피할 필요가 있다. 이는, 사용되는 기판들의 증가하는 반사율과 레지스트의 증가하는 감응성을 고려하여 248㎚(193㎚, 157㎚)와 그 이하에서의 노광파장에서 특히 그러하다. 또한, 노광 시 최대 가능한 초점심도를 달성하기 위해서, 노광될 레지스트층은 가능한 한 얇아야 한다. 특히, 콘택홀을 가지는 패턴의 전사(transfer)를 달성하기 위해서는, 패턴의 정확한 전사를 보장하고 그러므로 후속하는 단계동안 기능적인 소자(fuctional component)를 보장할 수 있도록 레지스트층이 포토리소그래피 마스크에 의하여 생성된 영역에서 완전히 제거될 필요가 있다.
또한, 리소그래피 공정 시, 노광 후 패터닝된 레지스트의 형태는 베이스에 의하여 부분적으로 결정된다. 상기 베이스가 플라즈마 화학반응(plasma chemistry)에 의하여 증착된 실리콘-함유 절연체 층, 예를 들어 SiO, SiON 또는 SiN으로 구성되는 경우, 표면에 근접한 이들 층의 영역의 화학적 조성은 포토리소그래피의 결과들에 상당한 영향을 줄 수 있다. 다른 방법으로는 레지스트의 별도의 영역을 연결시키는 "레지스트 피트(resist feet)"로 알려진 것이 형성될 수 있으므로, 레지스트 밑에 위치된 층으로 패턴을 전사하는 중에, 이들 레지스트 피트가 에칭될 수 없으며, 그러므로 그 결과로 결함이 있는 회로 또는 완전한 불량이 생긴다. 이 문제는 사용되는 피처(feature) 크기의 감소 따라서 사용될 노광 파장의 감소에 의하여 더 악화되는데, 그 이유는 그 결과로서 레지스트의 인접한 영역 사이의 거리가 단축되기 때문이다.
EP 0 492 253 A1은 2개의 포토레지스트층들이 사용되는 포토리소그래피 패터닝 방법을 개시한다. 실리콘-함유제(silicon-containing agent)로 패터닝한 후, 상부, 즉 비교적 얇은 포토레지스트층(최상부 레지스트)은 산소 플라즈마에서 건식-에칭에 저항한다. 이 후속하는 건식-에칭 단계에서, 최상부 레지스트의 패턴은, 패터닝에 사용되는 마스크의 정확한 치수와 수직 플랭크를 이용하여 하부, 즉 비교적 두꺼운 포토레지스트층(저부 레지스트)로 전사된다. 패터닝된 최상부 레지스트의 화학적 증폭(chemical amplification)을 고려하기 때문에, 이 방법은 CARL(chemical amplification of resist lines)로서 알려져 있다. 저부 레지스트는 기판의 에칭 시 실제 마스크로서 역할한다. 그런 후, 저부 레지스트 그 자체는, 예 를 들어 SO2의 O2를 이용하여 특정 에칭 공정에서 제거되어야 한다. 특히, 매우 높은 종횡비(aspect ratio)를 갖는 콘택홀의 에칭 시, 이러한 종류의 포토레지스트 마스크는, 에칭 시 레지스트로부터 형성되는 폴리머들이 제어될 수 없는 심각한 단점을 가진다. 결과적으로, 상기에 약술된 "레지스트 피트"의 형성에 관한 문제는 제한된 범위로만 해결될 수 있는데, 그 이유는 피처가 매우 작은 경우에, 이는 에칭 공정 윈도우의 상당한 감소를 유발하므로, 그 결과로, 이 경우에도, 레지스트의 잔여물("레지스트 피트")이 도포되지 않는 기판층에 남아 있고, 그 결과로, 후속 공정 단계에서 패턴이 기판으로 전사되는 것을 적어도 부분적으로 방지함에 따라, 소장의 작동 신뢰성이 더 이상 보장되지 않는다.
본 발명의 목적은, 고도의 정확성 및 신뢰성으로 작은 피처들이 반도체 기판내에 형성될 수 있는 패터닝 방법을 제공하는 것이다.
본 발명에 따르면, 상기 목적은 청구항 제1항에 서술된 단계들을 포함하는 방법에 의하여 달성된다.
우선, 본 발명의 중요한 개념은, 반도체 기판상에 비반사층(antireflective layer)을 형성한 다음, 상기 비반사층상에 버퍼층을 형성하도록 구성되어 있다는 것이다. 패턴이 포토레지스트층내에 형성되도록 포토레지스트 단계에 의하여 노광된 포토레지스트층은 상기 버퍼층상에만 증착된다. 또 다른 단계에서, 상기 패턴은 버퍼층, 비반사층 및 반도체 기판을 적어도 포함하는 층들 아래로 전사된다.
이는 매우 작은 피처들이 전사되어야 하는 경우에도, 그것 아래의 버퍼층상의 포토레지스트층이 필요한 영역에서 실제적으로 완전히 제거되는 것을 보장할 수 있다.
패턴이 단일 에칭 단계에 의하여 포토레지스트층 아래에 놓인 상기 층들로 전사되는 경우, 이는 비등방성 건식-에칭 공정에 의하여 유익하게 수행되므로 유익하다.
바람직한 예시적인 실시예에서, 상기 버퍼층은 얇은 탄소층으로 형성된다. 상기 층두께는 20㎚미만, 특히 10㎚미만, 바람직하게는 약 5㎚인 것이 유익하다. 상기 버퍼층은 플라즈마-강화 증착 공정(plasma-enhanced deposition process)에 의하여, 예를 들어 플라즈마-강화 화학 기상 증착(PECVD) 공정에 의하여 형성되는 것이 유익하다.
본 발명에 따른 방법은, 반도체 기판내에 형성되고 또한 셀렉트 트랜지스터와 조합하여 메모리 셀 어레이내의 메모리 소자의 메모리 셀로서 배치된 트렌치 캐패시터들 사이에 절연 영역을 제작하는데 특히 적합하다. 트렌치 캐피시터들 사이에 깨끗하게(clear) 에칭된 영역들은 절연 영역을 생성하기 위해서 절연 물질로 채워진다.
또 다른 유익한 구성들은 종속항에 기재되어 있다.
이하, 개략적인 도면을 참조하여, 본 발명에 따른 방법의 예시적인 실시예를 보다 상세히 설명한다.
도 1 내지 도 4는 본 발명에 따른 패터닝 방법과 연관된 개별 단계를 예시한다.
공지된 종래 기술에서, 일반적으로 플라즈마 화학반응으로 증착된 실리콘-함유 절연체 층은 반도체 기판과 포토레지스트층 사이에 생성된다. 포토레지스트층의 노광의 결과로, 상기 레지스트층내에 산(acid)이 형성된다. 비교적 높은 확산 계수로 인해, 상기 산은 노광된 레지스트층의 전체 영역에서 실제적으로 활성이며, 상기 레지스트는 쉽게 용해될 수 있다. 그들의 화학적 조성 때문에, 상기 언급된 레지스트층 아래의 층들은 베이스로서 작용할 수 있으며, 레지스트층과 그 아래의 절연체 층 사이의 전이 영역(transition layer)내의 레지스트층내에 형성된 산을 중성화한다. 그 결과로, 레지스트의 용해도는 상기 영역에서 감소되며, 레지스트의 잔여부들은 절연체 층이 도포되지 않아야 하고 레지스트층이 제거되어야 하는 영역들에 남아 있다. 레지스트의 이들 잔여부는, 실제로 개방되어야 할 절연체 층 영역의 윈도우 폭을 감소시키며, 또한 피처가 작은 경우, 절연체 층이 노광이 수행된 후에도 도포되지 않은 영역들내에 박막의 레지스트로 완전히 도포되는 방식으로 여전히 제 자리에 남아 있을 수도 있다. 이 문제는 사용되는 피처의 크기가 작고, 이 목적을 위해 사용되는 노광 파장, 특히 248㎚ 이하의 파장, 특히 193㎚ 또는 157㎚ 리소그래피에서 사용되는 경우에 더욱 심각해진다.
도 1에 따르면, 우선, 패터닝될 반도체 기판(1)이 제공되고, 상기 기판은 예를 들어 트렌치 캐패시터의 매트릭스형 배치가 이미 처리된 칩 또는 웨이퍼일 수 있으며; 이들 캐패시터는 각각의 경우에서 하나의 셀렉트 트랜지스터와 조합하여 각각 메모리 셀을 형성한다. 또한, STI(shallow trench isolation) 영역으로 알려진 절연 영역은, 예시의 방식으로 아래에 제시된 패터닝 공정에 의하여 트렌치 캐패시터 사이에 생성된다. 절연 영역을 생성하기 위해서 제거되어야 할 부분들 각각 또한 처리될 트렌치 캐패시터들의 일부분을 포함하기 때문에, 결과적으로 실리콘 산화물을 에칭할 필요가 있는데, 그 이유는 일반적으로 트렌치 캐패시터들은 실리콘 산화물로 구성된 절연 칼라를 가지기 때문이다.
후속 단계에서, 비반사층(2)은 상기 반도체 기판(1)상에 생성된다. 이 비반사층(2)은, 예를 들어 표면에서 아미노 그룹(NH2)을 포함하는 유기층의 형식으로 구성될 수 있으며, 또한 공지된 스핀-온 기술에 의하여 적용될 수 있거나, SiO, SiON 또는 SiN 층으로 형성될 수 있다. 포토레지스트층의 노광 시, 이 비반사층(2)은 노광시 세기의 변화를 감소시키고, 이 방식으로 포토레지스트가 부분적으로만 현상되는 것을 방지하는데 사용된다. 상기 층(2)은 70㎚ 미만의 층두께로, 또한 유익하게는 약 45㎚의 층두께로 형성된다.
예시적인 실시예에서 탄소층(3)으로 형성된 버퍼층은 플라즈마-강화 증착 공정에 의하여 비반사층(2)상에 증착된다. 바람직하게는, PECVD(플라즈마-강화 화학 기상 증착) 공정이 사용될 수 있다. 탄소층(3)은 광범위 또는 유기 물질로 증착될 수 있다. 언급될 수 있는 예시는 600sccm의 유속을 갖는 C3H6 및 325sccm의 유속을 갖는 He이 반응제(reactor)로 도입되는 공정이며, 그 안에서 탄소층(3)은 550℃의 온도, 6torr의 압력 및 800W의 고주파수 전력에서 공정 가스로부터 증착된다. 하지만, 버퍼층은 탄소-함유층으로서 형성될 수도 있다. 또한, 탄소층(3)의 증착을 위해 HDP(고밀도 플라즈마) 공정을 사용할 수 있다.
탄소층(3)은 20㎚ 미만, 특히 10㎚ 미만의 층두께로 증착된다. 약 5㎚의 층두께가 예시적인 실시예에서 가장 유익한 것으로 입증되었다. 일반적으로, 탄소층(3)은 생성되는 패턴이 단일 에칭단계에 의하여 층(1 내지 3)으로 전사되도록 가능한 한 얇게 설계되어야 한다. 또한, 탄소층(3)을 가능한 한 얇게 유지시키면, 탄소층(3)상에 형성되는 포토레지스트층(4)의 노광 시, 간섭 반사(interfering reflection)가 낮은 수준으로 유지할 수 있다. 이 포토레지스트층(4)은 네거티브 또는 포지티브 레지스트로 생성되며, 크롬 마스크(5)에 의하여 종래의 노광방식으로 노광된다.
도 2에 예시된 바와 같이, 예시적인 실시예에서 노광된 영역들이 제거되므로, 레지스트 영역(41)들은 탄소층(3)상에 그 자리에 남아 있다.
다음, 도 3에 도시된 바와 같이, 반도체 기판(1)을 패터닝하는 실제 공정은 비등방성 건식-에칭 단계에 의하여 수행된다. 건식-에칭 단계는, 예를 들어 O2 플라즈마를 이용하여 수행될 수 있으며, 이에 의하여 유기 물질로 형성된 비반사층(2) 및 탄소층(3) 및 포토레지스트층(4)이 에칭된다. 예시의 방식으로, F-함유 및/또는 Cl-함유 에칭 매질은 무기질 비반사층(2) 및 기판(1)의 에칭에 사용될 수 있다. 예시의 방식으로, 절연 영역의 생성에 관해 상기 언급된 용도로, 메모리 셀들의 완벽 하게 처리된 트렌치 캐패시터 및 셀렉트 트랜지스터가 배치될 수 있는 기판(1)의 에칭되지 않은 영역은, 레지스트 영역(41) 아래에서 그 자리에 남아 있다.
마지막으로, 1이상의 후속 단계에서, 비반사층(2)의 패터닝된 영역(21) 및 탄소층(3)의 패터닝된 영역(31) 및 레지스트 영역(41)이 제거될 수 있다. 상기 영역(31)은 O2 플라즈마를 이용하여 단순한 스트립핑 공정(stripping process)에 의하여 제거될 수 있다. 기판 영역(11)의 형식으로 패터닝된 기판(1)은 도 4에 예시된다.
절연 영역을 생성하기 위해서, 도면에 도시되지는 않았지만 기판(1)및 비반사층(2)에 도포되지 않은 영역들은 후속 단계에서 적절한 절연 물질로 채워져야 한다.
그 아래에 있는 층(1, 2) 및 탄소층(3)의 에칭은 Cl 또는 F를 함유하는 에칭 매질을 이용하여 수행될 수 있는 것이 유익하다. 예시의 방식으로, Cl2, BCl3, SiCl4, CCl4, CHCl3, CF4, CHF3, C2F 6, C3F8, C4F8 또는 SF6이 사용될 수 있다.
버퍼층(3)은, 후속 에칭 단계 중에 하드 마스크로서 설계된 것이 아니라, 특히 포토레지스트층(4)과 비반사층(2) 사이의 화학적인 분리(chemical decoupling)를 달성하고, 포토레지스트층(4)내의 패턴 프로파일들을 개선시키고 보다 정밀하게 하기 위함이다.
반도체 기판(1)상의 비반사층(2)과 레지스트층(4)의 레지스트 사이의 화학적인 상호작용은, 리소그래피 마스크에 의하여 레지스트층(4)내에 형성될 패턴이 신 뢰성있게 생성되는 한도내에서, 포토레지스트층(4) 아래의 탄소 또는 탄소-함유층(3)인 얇은 버퍼층을 적용함으로써 적어도 방지되며, "레지스트 피트"가 버퍼층상에 제 자리에 거의 남아 있지 않다. 일반적으로, 이는 화학적 조성이 버퍼층 위에 형성된 레지스트층(4)의 화학적 조성과 매유 유사한 층으로서 버퍼층을 형성함으로써 달성될 수 있다. 특히, 이 경우, 버퍼층이 염기성(basic action)을 갖는 어떠한 아미노 그룹도 포함하지 않는 경우에 유익하다.
그러므로, 본 발명에 따른 방법은 포토레지스트층(4)과 비반사층(2) 사이에 화학적 작용이 일어나지 않게 할 수 있으며, 이 방식으로 리소그래피를 수단으로 하여 매우 작은 치수라도 정확하고 재현가능한 분해능(resolution)을 달성할 수 있어, 그 결과, 이들 매우 작은 피처들이 기판(1)으로 전사될 수 있다. 버퍼층을 매우 얇게 설계하면, 반사 영향도 낮은 수준으로 유지되므로, 포토레지스트층(4)으로부터 그 아래에 있는 모든 층으로의 패턴의 전사가 단일 에칭 단계에 의하여 수행될 수 있다.
그러므로, 버퍼층의 두께는, 상기 층이 화학적 분리를 허용하도록 적어도 충분히 두꺼워야 하지만, 다른 한편으로는 반사 영향과 에칭 문제들을 충분히 제어할 수 있도록 얇게 유지되는 방식으로 형상화되어야 한다. 또한, 버퍼층(3)의 형성은, 노광 작업에 따르는 레지스트층(4)의 복잡한 후속 모니터링이 현저히 감소되도록 하고, 물질의 추가 제거 및 레지스트층(4) 및 그 안에 바람직한 리소그래피 패턴의 재형성(renewed formation)이 감소되도록 하여, 그 결과로 상당한 비용 절감이 달성될 수 있다.
본 발명에 따른 방법은, STI 절연 뿐 만 아니라, 반도체 기판내에 패턴을 제작하는 것과 관련된 모든 여타의 리소그래피 단계에서도 사용될 수 있다.

Claims (9)

  1. 반도체 기판내에 패턴을 형성하는 방법에 있어서,
    a) 상기 반도체 기판(1)상에 유기 물질로 된 비반사층(2)을 직접 생성하는 단계,
    b) 상기 비반사층(2)상에 버퍼층을 직접 형성하는 단계,
    c) 상기 버퍼층상에 포토레지스트층(4)을 직접 증착시키는 단계,
    d) 상기 포토레지스트층(4)내에 패턴을 포토리소그래피적으로 생성하는 단계,
    e) 이 패턴을 상기 포토레지스트층(4) 아래에 배치된 상기 비반사층(2), 상기 버퍼층 및 상기 반도체 기판(1)으로 전사시키는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 버퍼층은 탄소층(3) 또는 탄소-함유층으로 형성되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 버퍼층은 20㎚ 미만의 층두께, 특히 약 5㎚의 층두께로 형성되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서,
    상기 버퍼층은 플라즈마-강화 증착 공정에 의하여 형성되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    플라즈마-강화 화학 기상 증착(PECVD) 공정이 사용되는 것을 특징으로 하는 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 단계 e)에서, 상기 패턴은 단일 에칭 단계에 의하여 실질적으로 생성되는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 단계 e)는 비등방성 건식-에칭 단계에 의하여 수행되는 것을 특징으로 하는 방법.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 비반사층(2)은 70㎚ 미만의 층두께, 특히 약 45㎚의 층두께를 가지는 유기 물질 또는 SiO, SiON 또는 SiN 층으로 형성되는 것을 특징으로 하는 방법.
  9. 반도체 기판내에 형성되는 소자들, 특히 트렌치 캐패시터 사이에 절연 영역들을 형성하는 방법에 있어서,
    - 상기 반도체 기판(1)은 이전의 청구항들 중 1이상의 청구항에서 기재된 바와 같이 패터닝되고, 및
    - 상기 소자들 사이에 깨끗하게 에칭된 영역들은 절연 물질로 채워지는 것을 특징으로 하는 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314024B2 (en) * 2008-12-19 2012-11-20 Unity Semiconductor Corporation Device fabrication
US8772214B2 (en) * 2005-10-14 2014-07-08 Air Products And Chemicals, Inc. Aqueous cleaning composition for removing residues and method using same
CN104201270B (zh) * 2014-09-24 2017-07-28 杭州士兰明芯科技有限公司 Led衬底结构及其制作方法
CN111327284A (zh) * 2020-02-18 2020-06-23 厦门市三安集成电路有限公司 一种叉指电极的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990023841A (ko) * 1997-08-25 1999-03-25 포만 제프리 엘 반사방지 코팅층 박막 및 그 제조 공정
KR20010087189A (ko) * 2000-02-17 2001-09-15 조셉 제이. 스위니 비정질 탄소층 증착 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3484313A (en) * 1965-03-25 1969-12-16 Hitachi Ltd Method of manufacturing semiconductor devices
ES2101710T3 (es) * 1990-12-20 1997-07-16 Siemens Ag Procedimiento fotolitografico.
US6007732A (en) * 1993-03-26 1999-12-28 Fujitsu Limited Reduction of reflection by amorphous carbon
US5633210A (en) * 1996-04-29 1997-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming damage free patterned layers adjoining the edges of high step height apertures
US5759746A (en) * 1996-05-24 1998-06-02 Kabushiki Kaisha Toshiba Fabrication process using a thin resist
KR100232187B1 (ko) * 1996-12-27 1999-12-01 김영환 반사방지막 식각방법
US6121133A (en) * 1997-08-22 2000-09-19 Micron Technology, Inc. Isolation using an antireflective coating
US6296780B1 (en) * 1997-12-08 2001-10-02 Applied Materials Inc. System and method for etching organic anti-reflective coating from a substrate
US6218292B1 (en) * 1997-12-18 2001-04-17 Advanced Micro Devices, Inc. Dual layer bottom anti-reflective coating
US6190955B1 (en) * 1998-01-27 2001-02-20 International Business Machines Corporation Fabrication of trench capacitors using disposable hard mask
JP3177968B2 (ja) * 1998-12-04 2001-06-18 日本電気株式会社 半導体装置及びその製造方法
TW411503B (en) * 1999-07-23 2000-11-11 Taiwan Semiconductor Mfg Method of forming bottom anti-reflective coating on substrate
US6355546B1 (en) * 1999-08-11 2002-03-12 Advanced Micro Devices, Inc. Thermally grown protective oxide buffer layer for ARC removal
US6222241B1 (en) * 1999-10-29 2001-04-24 Advanced Micro Devices, Inc. Method and system for reducing ARC layer removal by providing a capping layer for the ARC layer
US20030220708A1 (en) * 2001-11-28 2003-11-27 Applied Materials, Inc. Integrated equipment set for forming shallow trench isolation regions
US6869734B1 (en) * 2002-07-31 2005-03-22 Advanced Micro Devices, Inc. EUV reflective mask having a carbon film and a method of making such a mask

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990023841A (ko) * 1997-08-25 1999-03-25 포만 제프리 엘 반사방지 코팅층 박막 및 그 제조 공정
KR20010087189A (ko) * 2000-02-17 2001-09-15 조셉 제이. 스위니 비정질 탄소층 증착 방법

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