JPS61258396A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPS61258396A JPS61258396A JP60100763A JP10076385A JPS61258396A JP S61258396 A JPS61258396 A JP S61258396A JP 60100763 A JP60100763 A JP 60100763A JP 10076385 A JP10076385 A JP 10076385A JP S61258396 A JPS61258396 A JP S61258396A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳトランジスタ釦より構成されるダイナミ
ックＲＯＭ方式の半導体記憶回路に関する。
ックＲＯＭ方式の半導体記憶回路に関する。
本発明は半導体記憶回路において、情報記憶手段を構成
する電荷放出手段より電荷放出速度が速い電荷放出手段
を設けることにより、信号発生手段における遅延を見込
んだタイミング信号全発生し、情報検出手段からの慣報
全すみやかに検出できるようにしたものである。
する電荷放出手段より電荷放出速度が速い電荷放出手段
を設けることにより、信号発生手段における遅延を見込
んだタイミング信号全発生し、情報検出手段からの慣報
全すみやかに検出できるようにしたものである。
第３図は相補型ＭＯ８）ランジスタによって構成された
ダイナミックＲＯＭ１示す回路図の一例である。１は複
数のカラムおよびローが交差し、交差する各位置におけ
るトランジスタの有無によって情報全記憶するＲＯＭ部
、２は前記ＲＯＭ部１０カラム全選択するためのＹアユ
１−ダ、５は前記ＲＯＭ部１のローｔ−選択するための
Ｘデコーダである。回路点Ｎ、はＮチャンネルＭＯ８）
ランジスタ４によりクロックパルスφＨに同期してプリ
チャージされる。Ｙデコーダ２及びＸデコーダ３により
選択された交差点のトランジスタの有無により、回路点
Ｎ、の電位は決定される。６はラッチ回路であり、タイ
ミング信号φＬが「Ｈ」レベルになると回路点Ｎ、の電
位を検出し、タイミング信号φＬが「Ｌ」レベルになっ
たときにクロックドインバータ７で検出されたｒＨＪま
たはｒＬＪのレベル全スタティックに保持する。前記タ
イミング信号φＬ′に発生する回路として特公昭６ｏ＝
ｓｙ１ａ号の如く第４図に示すような回路が知られてい
る。
ダイナミックＲＯＭ１示す回路図の一例である。１は複
数のカラムおよびローが交差し、交差する各位置におけ
るトランジスタの有無によって情報全記憶するＲＯＭ部
、２は前記ＲＯＭ部１０カラム全選択するためのＹアユ
１−ダ、５は前記ＲＯＭ部１のローｔ−選択するための
Ｘデコーダである。回路点Ｎ、はＮチャンネルＭＯ８）
ランジスタ４によりクロックパルスφＨに同期してプリ
チャージされる。Ｙデコーダ２及びＸデコーダ３により
選択された交差点のトランジスタの有無により、回路点
Ｎ、の電位は決定される。６はラッチ回路であり、タイ
ミング信号φＬが「Ｈ」レベルになると回路点Ｎ、の電
位を検出し、タイミング信号φＬが「Ｌ」レベルになっ
たときにクロックドインバータ７で検出されたｒＨＪま
たはｒＬＪのレベル全スタティックに保持する。前記タ
イミング信号φＬ′に発生する回路として特公昭６ｏ＝
ｓｙ１ａ号の如く第４図に示すような回路が知られてい
る。
第４図において、ＮチャンネルＭＯ８）ランジスタ１１
のソース側端子Ｎ４には−ＫＶが印加され、ゲート入力
としてクロックパルスφＲが入力されている。また前記
ＮチャンネルＭＯＳトランジスタ１１のドレイン＠端子
Ｎ、にはＹデコーダ１２が接続されていて、カラム２４
には前記ＲＯＭ部１の１つのカラムにおいて直列接続さ
れたトランジスタよりも多い数のＰチャンネルＭＯ８）
ランジスタ１３．・・・・・・１３が直列接続されてい
る。前記複数のトランジスタ１３．・・・・・・１３の
各ゲートには信号Ｘｉｎが接続されている。また前記複
数のトランジスタ１３．・・・・・・１３の他端は、前
記φＲｋゲートの入力信号とするＰチャンネルＭＯＳト
ランジスタ１４のドレイン側に接続され、前記Ｐチャン
ネルＭＯＢ）ランジスタ１４のソースにはＯｖが印加さ
れている。
のソース側端子Ｎ４には−ＫＶが印加され、ゲート入力
としてクロックパルスφＲが入力されている。また前記
ＮチャンネルＭＯＳトランジスタ１１のドレイン＠端子
Ｎ、にはＹデコーダ１２が接続されていて、カラム２４
には前記ＲＯＭ部１の１つのカラムにおいて直列接続さ
れたトランジスタよりも多い数のＰチャンネルＭＯ８）
ランジスタ１３．・・・・・・１３が直列接続されてい
る。前記複数のトランジスタ１３．・・・・・・１３の
各ゲートには信号Ｘｉｎが接続されている。また前記複
数のトランジスタ１３．・・・・・・１３の他端は、前
記φＲｋゲートの入力信号とするＰチャンネルＭＯＳト
ランジスタ１４のドレイン側に接続され、前記Ｐチャン
ネルＭＯＢ）ランジスタ１４のソースにはＯｖが印加さ
れている。
また前記ＮチャンネルＭＯＳトランジスタ１１のドレイ
ン側端子Ｎ！はインバータ１５に接続され出力信号はイ
ンバータ２３のゲートへ入力すれ、インバータ２３の出
力端Ｎｌはナントゲート１６のフ万の入力端子に接続さ
れるとともに、三つの遅延インバータ１７〜１９を直列
に介してナントゲート１６の他方の入力端子に接続され
る。前記ナントゲート１６の出力信号はインバータ２０
のゲートへ入力され、インバータ２０の出力信号はφＬ
として、ｆｉｉｃｓ図に示すラッチ回路６内のクロック
ドインバータ７に入力される。またインバータ２１のゲ
ートにも前記タイミング信号φＬは入力され、出力信号
ＰＬは第３図に示すラッチ回路６内のクロックドインバ
ータ９に入力される。
ン側端子Ｎ！はインバータ１５に接続され出力信号はイ
ンバータ２３のゲートへ入力すれ、インバータ２３の出
力端Ｎｌはナントゲート１６のフ万の入力端子に接続さ
れるとともに、三つの遅延インバータ１７〜１９を直列
に介してナントゲート１６の他方の入力端子に接続され
る。前記ナントゲート１６の出力信号はインバータ２０
のゲートへ入力され、インバータ２０の出力信号はφＬ
として、ｆｉｉｃｓ図に示すラッチ回路６内のクロック
ドインバータ７に入力される。またインバータ２１のゲ
ートにも前記タイミング信号φＬは入力され、出力信号
ＰＬは第３図に示すラッチ回路６内のクロックドインバ
ータ９に入力される。
第５図は上記回路の波形図であり以下波形図にそって説
明する。クロックパルスφＲ：６ＫｒＨＪレベルの時％
ＮＮチャンネルＭＯＳトランジスタ１がオンして回路点
Ｎ２は−ＥＶにプリチャージされる。次に稟３図中のＸ
デコーダ３の出力ｘ１〜ＸＮに同期してＸｉｎがｒＬＪ
レベルになり、前記複数のトランジスタ１３．・・・・
・・１３がすべてオンしカラム２４も−に’７にプリチ
ャージされる。なおこの際カラム２４はＹデコーダ１２
により選択状態になっている。回路点Ｎ１は「Ｌ」レベ
ルでありナントゲート１６の出力はｒＨＪレベルによっ
てφＬはｒＬＪレベルになる。次にφＲがｒＬＪレベル
になるとＮチャンネルＭＯ８）ランジスタ１１はオフレ
アチャンネルＭＯ８）ランジスタ１４がオンする。この
際複数のトランジスタ１５゜・・・・・・１３はオンし
たままであり、端子Ｎ、にプリチャージされた電荷はデ
ィスチャージされ、Ｎ。
明する。クロックパルスφＲ：６ＫｒＨＪレベルの時％
ＮＮチャンネルＭＯＳトランジスタ１がオンして回路点
Ｎ２は−ＥＶにプリチャージされる。次に稟３図中のＸ
デコーダ３の出力ｘ１〜ＸＮに同期してＸｉｎがｒＬＪ
レベルになり、前記複数のトランジスタ１３．・・・・
・・１３がすべてオンしカラム２４も−に’７にプリチ
ャージされる。なおこの際カラム２４はＹデコーダ１２
により選択状態になっている。回路点Ｎ１は「Ｌ」レベ
ルでありナントゲート１６の出力はｒＨＪレベルによっ
てφＬはｒＬＪレベルになる。次にφＲがｒＬＪレベル
になるとＮチャンネルＭＯ８）ランジスタ１１はオフレ
アチャンネルＭＯ８）ランジスタ１４がオンする。この
際複数のトランジスタ１５゜・・・・・・１３はオンし
たままであり、端子Ｎ、にプリチャージされた電荷はデ
ィスチャージされ、Ｎ。
の電位は第５１のように−ＺＶからＯｖへ変化する。端
子Ｎ、の電位がインバータ１５のしきい値ＶＴＨＱＸＭ
Ｖに達するとこのインバータ１５の出力は「Ｌ」レベル
となり、インバータ２３の出力端Ｎ。
子Ｎ、の電位がインバータ１５のしきい値ＶＴＨＱＸＭ
Ｖに達するとこのインバータ１５の出力は「Ｌ」レベル
となり、インバータ２３の出力端Ｎ。
はｒＩ（Ｊレベルとなる。このとき、遅延インバータ１
９の出刃は以前の「Ｈ」レベルのままであり、ナントゲ
ート１６の出力はｒＬＪレベルトナル。
９の出刃は以前の「Ｈ」レベルのままであり、ナントゲ
ート１６の出力はｒＬＪレベルトナル。
その後三つの遅延インバータ１７〜１９によっ℃決定さ
れる遅延時間経過すると、４延インバータ１９の出力は
ｒＬＪレベルとなりナントゲート１６の出力はｒＨＪレ
ベルとなる。よって＠５図φＬに示す如くタイミング信
号が発生する。したがって第３図中のクロックドインバ
ータ７がこの信号φＬに同期してＮ、の電位をサンプリ
ングする。
れる遅延時間経過すると、４延インバータ１９の出力は
ｒＬＪレベルとなりナントゲート１６の出力はｒＨＪレ
ベルとなる。よって＠５図φＬに示す如くタイミング信
号が発生する。したがって第３図中のクロックドインバ
ータ７がこの信号φＬに同期してＮ、の電位をサンプリ
ングする。
〔発明が解決しようとする問題点及び目的〕しかし、前
述の従来技術では、カラム２４に接続されたトランジス
タ数ｉＲＯＭ部１のカラムに接続されたトランジスタ数
より多くシ、回路点Ｎ。
述の従来技術では、カラム２４に接続されたトランジス
タ数ｉＲＯＭ部１のカラムに接続されたトランジスタ数
より多くシ、回路点Ｎ。
の電位の動き上第３図中回路点Ｎ、の電位の動きよりも
遅くしており、しかも回路点Ｎ、の電位がクロックドイ
ンバータ１５のしきい値に到達してからφＬが出力され
るまでの伝搬遅延（２０〜６０＋１秒〕が加算されるた
め、実際に回路点Ｎｌの電位のサンプリングに必要な時
間よりも大幅に大きくなってしまいＲＯＭデータの読み
出しが遅くなるという問題を有する。
遅くしており、しかも回路点Ｎ、の電位がクロックドイ
ンバータ１５のしきい値に到達してからφＬが出力され
るまでの伝搬遅延（２０〜６０＋１秒〕が加算されるた
め、実際に回路点Ｎｌの電位のサンプリングに必要な時
間よりも大幅に大きくなってしまいＲＯＭデータの読み
出しが遅くなるという問題を有する。
そこで本発明は従来のこのような問題点を解決するもの
でその目的とするところは、高速読み出しの可能なダイ
ナミックｘ′ｏｗ２提供するところにある。
でその目的とするところは、高速読み出しの可能なダイ
ナミックｘ′ｏｗ２提供するところにある。
本発明の半導体記憶回路は、アドレス信号に応じて、予
め記憶された情報を読み出す情報記憶手段を有し、前記
情報記憶手段が第１の電荷放出手段よりなり、前記情報
記憶手段から読み出される情報を所定のタイミングで検
出する情報検出手段を有する半導体記憶回路において、
以下の構成を有することを特徴とする。
め記憶された情報を読み出す情報記憶手段を有し、前記
情報記憶手段が第１の電荷放出手段よりなり、前記情報
記憶手段から読み出される情報を所定のタイミングで検
出する情報検出手段を有する半導体記憶回路において、
以下の構成を有することを特徴とする。
ａ）上記第１の電荷放出手段より電荷放出速度が速く設
定された第２の電荷放出手段、ｂ）前記第２の電荷放出
手段における電荷放出時のレベル変化全検出するレベル
検出手段、Ｃ）前記レベル検出手段からの情報でタイミ
ング信号全発生する信号発生手段。
定された第２の電荷放出手段、ｂ）前記第２の電荷放出
手段における電荷放出時のレベル変化全検出するレベル
検出手段、Ｃ）前記レベル検出手段からの情報でタイミ
ング信号全発生する信号発生手段。
第２の電荷放出手段の電荷放出速度を適当な値に設定す
ること虻より、信号発生手段で生じる伝搬遅延を見込ん
だタイミング信号を発生することができ、情報検出手段
で必すな的確なタイミング信号を得ることができる。
ること虻より、信号発生手段で生じる伝搬遅延を見込ん
だタイミング信号を発生することができ、情報検出手段
で必すな的確なタイミング信号を得ることができる。
ｌ！１図は本発明の一実施例會示す半導体記憶回路のタ
イミング信号発止回路図であり、前記第３図に示すダイ
ナミックＲＯＭのラッチ回路６で用いられるタイミング
信号φＬＪ−得るための回路図が示されていて、その他
のＲＯＭ５１、Ｙデコーダ２、Ｘデコーダ３等の構成は
従来と同様である。
イミング信号発止回路図であり、前記第３図に示すダイ
ナミックＲＯＭのラッチ回路６で用いられるタイミング
信号φＬＪ−得るための回路図が示されていて、その他
のＲＯＭ５１、Ｙデコーダ２、Ｘデコーダ３等の構成は
従来と同様である。
第１図において、ＮチャンネルＭＯ８）ランジスタ１１
のソース側端子Ｎ４には−Ｚｖが印加され、ゲート入力
としてクロックパルスφＲが入力されている。また前記
ＮチャンネルＭＯ８）ランジスタ１１のドレイン側端子
Ｎ、にはＹデコーダ１２が接続されていて、カラム２４
には前記ＲＯＭ部１の１つのカラムにおいて直列接続さ
れたトランジスタよりも少ない数のＰチャンネルＭＯＥ
Ｉ）ランジスタ２５．・・・・・・２５が直列接続され
ている。
のソース側端子Ｎ４には−Ｚｖが印加され、ゲート入力
としてクロックパルスφＲが入力されている。また前記
ＮチャンネルＭＯ８）ランジスタ１１のドレイン側端子
Ｎ、にはＹデコーダ１２が接続されていて、カラム２４
には前記ＲＯＭ部１の１つのカラムにおいて直列接続さ
れたトランジスタよりも少ない数のＰチャンネルＭＯＥ
Ｉ）ランジスタ２５．・・・・・・２５が直列接続され
ている。
前記複数のトランジスタ２５．・・・・・・２５の各ゲ
ートには信号Ｘｉｎが接続されている。また前記複数の
トランジスタ２５．・・・・・・２５の他端は、前記φ
Ｒｔ−ゲートの大力信号とするＰチャンネルＭＯＥ＋ト
ランジスタ１４のドレイン側に接続され、前記Ｐチャン
ネルＭＯＳトランジスタ１４のソースにはＯｖが印加さ
れ℃いる。
ートには信号Ｘｉｎが接続されている。また前記複数の
トランジスタ２５．・・・・・・２５の他端は、前記φ
Ｒｔ−ゲートの大力信号とするＰチャンネルＭＯＥ＋ト
ランジスタ１４のドレイン側に接続され、前記Ｐチャン
ネルＭＯＳトランジスタ１４のソースにはＯｖが印加さ
れ℃いる。
また前記Ｎチャンネル゛ＭＯＥ＋）ランジスタ１１のド
レイン側端子Ｎ、はインバータ２２に接続され、インバ
ータ２２の出力はインバータ２５のゲートへ入力されて
いる。インバータ２３の出力ｆｉＮｓはナントゲート１
６の一万の入力端子に接続されるとともに、三つの遅延
インバータ１７〜１９ｔ−直列に介してナントゲート１
６の他方の入力端に接続される。
レイン側端子Ｎ、はインバータ２２に接続され、インバ
ータ２２の出力はインバータ２５のゲートへ入力されて
いる。インバータ２３の出力ｆｉＮｓはナントゲート１
６の一万の入力端子に接続されるとともに、三つの遅延
インバータ１７〜１９ｔ−直列に介してナントゲート１
６の他方の入力端に接続される。
前記ナントゲート１６の出力信号はインバータ２０のゲ
ートへ入力され、インバータ２ｏの出７］信号はφＬと
して第３図中ラッチ回路６内のクロックドインバータ７
に入力される。またインバータ２１のゲートにも前記タ
イミング信号φＬは入力され、第３図中ラッチ回路６内
のクロックドインバータ９に入力される。
ートへ入力され、インバータ２ｏの出７］信号はφＬと
して第３図中ラッチ回路６内のクロックドインバータ７
に入力される。またインバータ２１のゲートにも前記タ
イミング信号φＬは入力され、第３図中ラッチ回路６内
のクロックドインバータ９に入力される。
第２図は本発明における半導体記憶回路のタイミング信
号発生回路の波形図であり、以下波形図に添って説明す
る。クロックパルスφＲがｒＨＪレベルの時、Ｎチャン
ネルＭＯ８）う′ンジスタ１１がオンし１回路点Ｎ、は
−ｍＶにプリチャージされる。次に８５図中のＸデコー
ダ３の出力Ｘ、 ％ＸＮに同期して、ＸｉｎがｒＬＪレ
ベルになり、前記複数のトランジスタ２５．・・・・−
・２５がすべてオンし、カラム２４も−ｍＶにプリチャ
ージされる。このとき回路点Ｎ、は「Ｌ」レベルであり
ナントゲート１６の出力はｒＨＪレベル、インバータ１
９の出力はｒＨＪレベル、φＬは「Ｌ」レベルとなって
いる。
号発生回路の波形図であり、以下波形図に添って説明す
る。クロックパルスφＲがｒＨＪレベルの時、Ｎチャン
ネルＭＯ８）う′ンジスタ１１がオンし１回路点Ｎ、は
−ｍＶにプリチャージされる。次に８５図中のＸデコー
ダ３の出力Ｘ、 ％ＸＮに同期して、ＸｉｎがｒＬＪレ
ベルになり、前記複数のトランジスタ２５．・・・・−
・２５がすべてオンし、カラム２４も−ｍＶにプリチャ
ージされる。このとき回路点Ｎ、は「Ｌ」レベルであり
ナントゲート１６の出力はｒＨＪレベル、インバータ１
９の出力はｒＨＪレベル、φＬは「Ｌ」レベルとなって
いる。
なおこの際カラム２４はＹデコーダ１２により選択状態
になっている。
になっている。
次にφＲがｒＬＪレベルになるとＮチャンネルＭＯＳト
ランジスタ１１はオフし、ＰチャンネルＭＯＳトランジ
スタ１４がオンする。この際複数のトランジスタ２５．
・・・・・・２５はオンしたままであり、回路点Ｎ、に
プリチャージされた電荷はディスチャージされ、Ｎ、の
電位は第２図のように−ＫＶからＯＶへ変化する。Ｎ２
の電位がインバータ２２のしきい値７７ＨＩＮＶに達す
ると、出力は「−」レベルとなり、インバータ２３の出
力端Ｎ１はｒＨＪレベルとなる。このとき、遅延インバ
ータ１９の出力は以前のｒＨＪレベルのままでありナン
トゲート１６の出力はｒＬＪレベルに変化する。その後
三つの遅延インバータ１７〜１９によって決定される遅
延時間経過すると、遅延インバータ１９の出力はｒＬＪ
レベルとなりナントゲート１６の出力はｒＨＪレベルに
変化する。
ランジスタ１１はオフし、ＰチャンネルＭＯＳトランジ
スタ１４がオンする。この際複数のトランジスタ２５．
・・・・・・２５はオンしたままであり、回路点Ｎ、に
プリチャージされた電荷はディスチャージされ、Ｎ、の
電位は第２図のように−ＫＶからＯＶへ変化する。Ｎ２
の電位がインバータ２２のしきい値７７ＨＩＮＶに達す
ると、出力は「−」レベルとなり、インバータ２３の出
力端Ｎ１はｒＨＪレベルとなる。このとき、遅延インバ
ータ１９の出力は以前のｒＨＪレベルのままでありナン
トゲート１６の出力はｒＬＪレベルに変化する。その後
三つの遅延インバータ１７〜１９によって決定される遅
延時間経過すると、遅延インバータ１９の出力はｒＬＪ
レベルとなりナントゲート１６の出力はｒＨＪレベルに
変化する。
よって第２図中φＬに示す如くタイミング信号が発生す
る。第３歯中のラッチ回路６内のクロックドインバータ
７か信号φＬに同期して第３図中の回路点Ｎ、の電位を
サンプリングする。
る。第３歯中のラッチ回路６内のクロックドインバータ
７か信号φＬに同期して第３図中の回路点Ｎ、の電位を
サンプリングする。
カラム２４に接続される複数のトランジスタ２５、・・
・・・・２５の数及びカラムに付加される付加容量を適
当な値に設定することにより、信号φＬが発生するまで
に通過するゲート疋よる伝搬遅延（２０〜５０＋１秒）
を補正することができ、しかもＢ３１中の回路点Ｎ、の
電位がクロックドインバータ７のしきい値ＶＴＲ０ＸＨ
Ｉに到達すると同時にサンプリングするように信号φ乙
のタイミング全台わせ込むことが可能である。
・・・・２５の数及びカラムに付加される付加容量を適
当な値に設定することにより、信号φＬが発生するまで
に通過するゲート疋よる伝搬遅延（２０〜５０＋１秒）
を補正することができ、しかもＢ３１中の回路点Ｎ、の
電位がクロックドインバータ７のしきい値ＶＴＲ０ＸＨ
Ｉに到達すると同時にサンプリングするように信号φ乙
のタイミング全台わせ込むことが可能である。
なお、本発明は上記実施例に限定されるものではなく、
たとえば１０Ｍ部１は各カラムに対し、トランジスタが
直列接続された直列型ＲＯＭの場合について説明したが
、これは各カラムにトランジスタが並列接続された並列
型ＲＯＭでも良い。
たとえば１０Ｍ部１は各カラムに対し、トランジスタが
直列接続された直列型ＲＯＭの場合について説明したが
、これは各カラムにトランジスタが並列接続された並列
型ＲＯＭでも良い。
また上記実施例では、ＲＯＭＢ１はＰチャンネルＭＯ８
）ランジスタによって構成される場合であるが、これは
ＮチャンネルＭＯ９）ランジスタによって構成される場
合にも実施可能である。
）ランジスタによって構成される場合であるが、これは
ＮチャンネルＭＯ９）ランジスタによって構成される場
合にも実施可能である。
また上記実施例では遅延インバータ１７〜１９に−よっ
て信号を遅延させているが、遅延用に電荷放出速度の遅
いカラムを設げて行なっても良い。
て信号を遅延させているが、遅延用に電荷放出速度の遅
いカラムを設げて行なっても良い。
以上述べたように、本発明はＲＯＭ部のカラムとは別に
カラム全役は付加するトランジスタ及び容量全調整し、
信号発生回路による伝搬遅延音補正できるように構成し
たので、ＲＯＭデータの読み出しを最高速化できる。
カラム全役は付加するトランジスタ及び容量全調整し、
信号発生回路による伝搬遅延音補正できるように構成し
たので、ＲＯＭデータの読み出しを最高速化できる。
第１因は、本発明の半導体記憶回路のタイミング信号発
生回路図。第２図は本発明の半導体記憶回路のタイミン
グ信号発生回路の波形図。 Ｂ３図は従来のＲＯＭの構成図。第４図は従来のタイミ
ング信号発生回路図。第５図は従来のタイミング信号発
生回路の波形図である。 １・・・・・・ＲＯＭ部 ２，１２・・・・・・デコー
ダ６・・・・・・Ｘデコーダ ４，１１・・・・・・Ｎ
チャンネルＭＯＳトランジスタ ５、１５．１４．２５・・・・・・ＰチャンネルＭＯ８
）ランジスタ ６・・・・・・ラッチ回路 ７．９・・・・・・クロックドインバータ８．１５，１
７，１８，１９，２０，２１，２２．２３・・−・・・
インバータ １６・・・・・・ナントゲート２４・・・
・・・カラム。 以上
生回路図。第２図は本発明の半導体記憶回路のタイミン
グ信号発生回路の波形図。 Ｂ３図は従来のＲＯＭの構成図。第４図は従来のタイミ
ング信号発生回路図。第５図は従来のタイミング信号発
生回路の波形図である。 １・・・・・・ＲＯＭ部 ２，１２・・・・・・デコー
ダ６・・・・・・Ｘデコーダ ４，１１・・・・・・Ｎ
チャンネルＭＯＳトランジスタ ５、１５．１４．２５・・・・・・ＰチャンネルＭＯ８
）ランジスタ ６・・・・・・ラッチ回路 ７．９・・・・・・クロックドインバータ８．１５，１
７，１８，１９，２０，２１，２２．２３・・−・・・
インバータ １６・・・・・・ナントゲート２４・・・
・・・カラム。 以上
Claims (1)
- 【特許請求の範囲】 アドレス信号に応じて、予め記憶された情報を読み出
す情報記憶手段を有し、前記情報記憶手段が第１の電荷
放出手段よりなり、前記情報記憶手段から読み出される
情報を所定のタイミングで検出する情報検出手段を有す
る半導体記憶回路において、以下の構成を有することを
特徴とする半導体記憶回路。 ａ）上記第１の電荷放出手段より電荷放出速度が速く設
定された第２の電荷放出手段、 ｂ）前記第２の電荷放出手段における電荷放出時のレベ
ル変化を検出するレベル検出手段 ｃ）前記レベル検出手段からの情報でタイミング信号を
発生する信号発生手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100763A JPS61258396A (ja) | 1985-05-13 | 1985-05-13 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60100763A JPS61258396A (ja) | 1985-05-13 | 1985-05-13 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61258396A true JPS61258396A (ja) | 1986-11-15 |
Family
ID=14282544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60100763A Pending JPS61258396A (ja) | 1985-05-13 | 1985-05-13 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61258396A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02136000U (ja) * | 1989-04-17 | 1990-11-13 | ||
| JPH0337699U (ja) * | 1989-08-10 | 1991-04-11 |
-
1985
- 1985-05-13 JP JP60100763A patent/JPS61258396A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02136000U (ja) * | 1989-04-17 | 1990-11-13 | ||
| JPH0337699U (ja) * | 1989-08-10 | 1991-04-11 |
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