JPS6125398A

JPS6125398A - ル−プ状デイジタル通信路の分岐***装置

Info

Publication number: JPS6125398A
Application number: JP14708284A
Authority: JP
Inventors: Haruo Amano; 天野　治夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-07-16
Filing date: 1984-07-16
Publication date: 1986-02-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、時分割多重化通話路に関する。特に複数の局
が串状に接続され、全体としてループ状をなすように接
続されたループ状通信路において、このループ状共通通
話路に対し、各局の加入者対応通話路を接続し、共通使
用することによる集線化構成をなす通信路に関する。

〔従来の技術〕

従来、第４図に示すようにループ状の共通通話路に、こ
の通信路数により総数が大きい加入者が適宜アクセスす
ることができ、ループ内で分散形集線を実施する通信網
が知られている。ここで用いられている技術としては、
条件付き分岐、および条件付き挿入による多重化・分離
技術である。

第５図によってその原因的要点を述べる。まず条件付き
分岐について説明すると、共通通話路数はＮ個であり、
このＮ個の通話路について時分割多重配列におけるタイ
ムスロット番号は１からＮまで付与されている。ある局
の加入者数はこのＮの値より一般に多いＬ個であり、加
入者番号が各加入者に＃１、＃　２−＃　Ｌと付与され
ている。いま、この局では＃１と＃３および＃Ｌの加入
者が共通通話路を使用することができるよう制御が行わ
れると、各加入者に対する通信路パルスが第５図の如く
発せられる。例として、図では＃１の加入者がタイムス
ロット５を、＃３の加入者がタイムスロット（Ｎ−１）
を、＃Ｌの加入者がタイムスロット２を割り当てられて
いる。その他の加入者は共通通話路を使用することが許
可されず通話路番号が与えられていない。各加入者は自
分の通話路パルスが与えられた有意時刻のみ共通通話路
の情報を分岐し取り入れることができる。他の加入者は
この条件が与えられていないので、この通話路の情報を
分岐すことができない。

次に条件付挿入を説明すると、同第５図で上記条件付分
岐の説明と同様に、通話路パルスが与えられた加入者だ
けがその有意なタイムスロットに自己の情報を共通通話
路に対し発し、これを共通通話路に挿入することができ
る。

〔発明が解決しようとする問題点〕

この従来の条件付基準分岐・挿入による多重化分離技術
では、第一に各加入者毎に位相の異なる通話路パルスの
発生回路およびその制御回路の構成が複雑であること、
第二の加入者回路では、自己の通話路パルス位置が使用
状況に応じて変化するため、この位相に同期して働かせ
るための回路が必要であることなどにより、ハードウェ
ア構成が複雑で大規模になる欠点がある。これは、通話
路指定に応じ位相付与を加入者対応で行うことから、各
加入者の独立動作を前提としているからである。この意
味ですべての加入者動作を固定とし、単純な構成による
分岐・挿入回路が望まれていた。

本発明は、以上説明した従来の条件付き分岐・挿入多重
化・分離回路に代わる、単純構成で経済的な分岐・挿入
が可能でかつその制御が簡易に実施できる分岐・挿入多
重化・分離回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明はランダムアクセス形の通話路メモリと、上記通
話路メモリの書込みおよび読出し順序を記憶しその情報
をアドレス形で上記通話メモリにアドレス入力する制御
メモリと、前記通話路メモリの入力側に配設されループ
状通話路のＮ個の共通通話路の受信側と自局内の最大り
個の送信加入者対応通話路との合計（Ｎ＋Ｌ）個の通話
路を時分割多重化する多重化回路と、前記通話路メモリ
の出力側に配設された、（Ｎ＋Ｌ）個の時分割多重化信
号から前記Ｎ個の共通通話路の送信側とＬ個の自局受信
加入者対応通話路とにそれぞれ分離する分離回路とを備
え、各局に吸収される加入者と共通通話路との対応関係
を前記制御メモリに書替えるように構成することをを特
徴とする。

〔作用〕

本発明は、各加入者個々側々の動作性を固定しかつ単純
化するため、各加入者対応位相多重化などの複雑な手法
を不要にし、通話路メモリとそれを制御する制御メモリ
とをアドレス変更程度で容易に制御でき、装置を簡素化
（ＬＳＩ化など）した集線化が行われ、簡易かつ経済的
に分岐・挿入、多重・分離が行われる。

〔実施例〕

次に本発明を添付図の実施例装置により説明する。第１
図は本発明の分岐・挿入回路の実施例のブロック構成図
である。通話路メモリ１には、制御メモリ２と多重化回
路との出力が入力する。多重回路回路３には、伝送路入
力端子５に連結するＮ個の下り伝送路ハイウェイ５１が
入力するとともに、Ｌ個の加入者の入力する加入者多重
化回路７の出力がＬ個の上り加入者ハイウェイ７１を介
して入力する。通話路メモリ１の出力は、出力通話路ハ
イウェイ４１を介して分離回路４に入力する。この分離
回路４のＮ個の出力は、上り伝送路ハイウェイ６１を介
して出力端子６に接続されるとともに、Ｌ個の出力は下
り加入者ハイウェイ８１を介して加入者分離回路８に接
続される。前記ランダムアクセス形の通話路メモリ１は
、広く知られた時分割スイッチでもある。前記２はこの
通話路メモリｌに対し、アドレスの形で読出しおよび書
込み順序を位相として記憶しておく制御メモリである。

多重回路３は通話路メモリ１の入力側に置かれ、ループ
状通話路の入力端子５からのＮ個の通話路を持つ多重化
配列の下り伝送路ハイウェイ５１と、最大り個の自局的
加入者の送信情報を多重化した上り加入者ハイウェイ７
１とを多重化する多重化回路である。分離回路４は逆に
通話路メモリ１の出力側に置かれ、ループ状通話路の出
力端子６に向けて、新しく挿入されたＮ個の通話路を持
つ上り伝送路ハイウェイ６１と、最大り個の自局的加入
者の受信情報が多重化される下り加入者ハイウェイ８１
とに分離する回路である。多重化回路７は最大り個の加
入者の送信情報を常時多重化し、上り加入者ハイウェイ
７１として多重化回路３に送出する加入者多重化回路、
また加入者分離回路８は逆に最大り個の自局的加入者の
下り加入者ハイウェイ８１から個々の加入者毎に信号を
分離する回路である。

次に本発明の基本的動作を説明する。ループ状伝送路か
らのＮ個の時分割からの共通通話路信号は端子５より下
り伝送路ハイウェイ５１に入力される。この入力信号か
ら自局内で必要とする同期化クロックにて動作し、自局
内のＬ個の加入者情報を固定的に多重化する多重化回路
７を経て、上り加入者ハイウェイ７１を得る。これら下
り伝送路ハイウェイ５１と上り加入者ハイウェイ７１と
は同期化されており、固定的にさらに多重化して１本の
入力通話路ハイウェイ３１となる。このときの通話路数
は（Ｎ＋Ｌ）タイムスロットである。このハイウェイは
（Ｎ＋Ｌ）Ｘ　（Ｎ＋Ｌ）の通話路メモリ１に入力され
る。通話路メモリ１は、制御メモリ２より続出し書込み
アドレスが与えられる時分割スイッチでもあり、それら
の順序を変えることによりタイムスロット入替えが可能
である。制御メモリ２は、ループ状伝送路内に含まれる
制御信号により、各局の各加入者対応にタイムスロット
割付は情報として受信し記憶する。通話路メモリ１の入
出力ハイウエイタイムスロノト数はいずれも（Ｎ十Ｌ）
個であり、その配列はいずれも固定である。通話路メモ
リ１の出側は出力通話路ハイウェイ４１であり分離回路
４を経て、固定配置のＮタイムスロットを、上り伝送路
ハイウェイ６１および同しく固定配置のしタイムスロッ
ト下り加入者ハイウェイ８１に分割される。下り加入者
ハイウェイ８１はＬ個の加入者に固定的に分離される。

ここで自局内挿入作用は次のようにしてなされる。通話
路メモリ１においてタイムスロット入替えを行い、下り
ループ伝送路からのＮ個のタイムスロットのうち自局内
で分岐する通話路に関しては、出力通話路ハイウェイ４
１上固定のＬ個のタイムスロットの中に対応づける。従
って、分離回路４および８を通じて自局的加入者へ分岐
することができる。また自局内挿入作用は次のようにし
てなされる。特定の自局的加入者情報は多重化回路７お
よび３を通じて固定的に入力通路ハイウェイ３１の中に
多重化されており、通話路メモリ１においてタイムスロ
ット入替えを行い、上りループ伝送路へのＮ個の共通通
話路へ挿入するため、出力通話路ハイウェイ４１のＮ個
のタイムスロット内に対応づける。以上の分岐・挿入に
関する制御は制御メモリ２が行う。このとき分岐・挿入
に関しては、通話路メモリ読出し、書込みに対応してい
るが、その順序は読出しを先に、書込みは後にすること
により実現できる。

第２図は本発明の分岐・挿入回路の実施例の詳細ブロッ
ク構成図である。構成要素の図面符号１〜８．３１．４
１．５１．６１．７１、および８１は第１図と同じであ
って、その詳細図を含んでいる。図面符号９は下りルー
プ状伝送路から自局内のフレーｌ、同期を取るフレーム
同期回路、１０は伝送路上番ご含まれるクロック成分よ
り自局内に必要な周波数のクロックを同期引込みさせる
位相同期発振回路、１１は上記１０よりのクロックにて
各部に必要なパルスを発生するパルス発生回路、１２は
伝送路上多重化符号配列５２より、自局的分岐・挿入制
御信号を取り出し制御メモリ２に対情報を与える制御デ
ータ分離回路、１３は伝送路多重化符号配列１３から自
局内の多重化過程での速度に変換する下り速度変換回路
、１４はこの逆の作用を行い上り伝送路多重化符号配列
６２を得る上り速度変換回路である。加入者回路の上り
部分は７０１〜７０Ｌ、下り部分は８０１〜８０Ｌであ
る。通話路メモリ１はさらに１０１の並列ビット形通路
メモリ本体と、入出力の・直列信号との相互変換作用の
あるＳ−Ｐ変換回路１０２とＰ−３変換回路１０３とか
らなる。制御メモリ２はさらに、読出し用のアドレス制
御メモリ２０１　と、書込み用アドレスを作るカウンタ
２０４、およびそれらを切替えるアドレス切替回路２０
２、アドレス制御メモリ２０１の分岐挿入制御情報を収
容するレジスタ群２０５．２０６およびアドレス制御メ
モリへの書込みおよび読出しのためのアドレスを切替え
る制御アドレス切替回路２０３とからなる。

本実施例の動作は第１図にて説明したと同じであり、各
部ハイウェイの多重化配列例を第３図に示す。

この図中のカッコ内の数字は、第２図中の各信号点、Ｎ
−３０、Ｌ＝２２６の場合の例である。

〔発明の効果〕

以上説明した構成および作用を有しているため、本発明
の分岐・挿入回路は、従来行われていたような条件付分
岐・挿入回路における加入者対応独立位相多重化過程の
装置の複雑性を除去し、また多重化過程は固定された形
式により実現できるため、装置の簡素化およびＬＳＩ化
の実現容易性あるいは既存汎用メモリなどのＬＳＩが使
用できるなどの効果が生まれる。

また、共用通話路数Ｎや各局に収容する加入者数りを変
化させても、同一の通話路メモリや制御メモリなどを、
アドレスの変更程度で使用できるなどの柔軟性ある効果
も有している。

【図面の簡単な説明】

第１図は本発明実施例装置のブロック構成図。第２図は本発明実施例装置の詳細プロ・ツク構成図。第３図は本発明各部ハイウェイの信号多重化配列図。第４図は従来例装置の概観図。第５図は従来例装置の原理を説明するタイムチャート。１・・・通話路メモリ、２・・・制御メモリ、３・・・
多重化回路、４・・・分離回路、５・・・伝送路入力端
子、６・・・伝送路出力端子、７・・・加入者多重化回
路、８・・・加入者分離回路、９・・・フレーム同期回
路、１０・・・位相同期発振回路、１１・・・パルス発
生回路、１２・・・制御データ分離回路、１３・・・下
り速度変換回路、１４・・・上り速度変換回路、３１・
・・人力通話路ハイうエイ、４１・・・出力通話路ハイ
ウェイ、５１・・・下り伝送路ノ＼イウエイ、６１・・
・上り伝送路ハイウェイ、７１・・上り加入者ハイウェ
イ、８１・・・下り加入者ハイウェイ、１０１・・・通
話路メモリ本体、１０２・・・Ｓ−Ｐ変換回路、１０３
・・・Ｐ−３変換回路、２０１・・・アドレス制御メモ
リ、２０２・・・通話路アドレス切替回路、２０３・・
・制御アドレス切替回路、２０４・・・カラン外２０５
．２０６−＝・制御情報レジスタ、７０１〜ＴＯＬ・・
・上り加入者回路、８０１〜８０Ｌ・・・下り加入者回
路。

Claims

【特許請求の範囲】

（１）複数Ｎ個の共通通話路を含むループ状通信路に挿
入接続される伝送路入力端子と、この入力端子の上記共通通話路の信号に自局に収容され
た複数個の送信加入者の信号を多重する多重化回路と、この多重化回路の出力多重信号から自局に収容された複
数個の受信加入者の信号を分離する分離回路と、この分離回路の出力に得られる上記共通通話路の信号を
上記ループ状通信路に接続する伝送路出力端子とを備えたループ状ディジタル通信路の分岐挿入装置にお
いて、上記多重化回路の出力が書込み入力に接続され、その読
出し出力が上記分離回路の入力に接続されたランダムア
クセス型の通話路メモリと、この通話路メモリにアドレス信号を供給し、自局に収容
された複数の加入者の上記共通通話路との対応関係が記
憶され、その内容が書き換え可能に設定された制御メモ
リとを備えたことを特徴とするループ状ディジタル通信路の
分岐挿入装置。