KR950006602B1

KR950006602B1 - 동기식 에드-드롭 전송장치

Info

Publication number: KR950006602B1
Application number: KR1019910006836A
Authority: KR
Inventors: 황진권
Original assignee: 삼성전자주식회사; 정용문
Priority date: 1991-04-27
Filing date: 1991-04-27
Publication date: 1995-06-19
Also published as: KR920020984A

Abstract

내용 없음.

Description

동기식 에드-드롭 전송장치

제1도는 종래의 포인트-투-포인트 방식의 에드-드롭 전송장치.

제2도는 종래의 병렬 버스 구성을 갖는 에드-드롭 전송장치.

제3도는 본 발명에 따른 에드-드롭 전송장치.

제4도는 본 발명에 따른 신호 흐름의 타임밍도.

제5도는 본 발명에 따른 공통부의 버스처리 구성도.

제6도는 본 발명에 따른 액세스부의 버스처리 구성도.

* 도면의 주요부분에 대한 부호의 설명

10 : 제1공통부 20 : 제2공통부

30 : 액세스유니트 Al-Cl~A3-T7-4 : 버스

본 발명은 CCITT(국제 전신전화 자문위원회) G707,708,709에서 권고하는 에드-드롭 동기식 전송장치에 관한 것으로, 특히 공통부간에 신호전송 또는 에드-드롭(Add-Drop)을 위해 설치된 버스에 관한 것이다.

일반적으로 에드-드롭 전송장치란 신호를 전송함에 있어 전송되는 소정 신호를 드롭시키거나 에드시켜 전송시킬 수 있는 장비를 말한다. CCITT에서는 이를 위해 G707,708,709에서 동기식 에드-드롭 장치에 대한 권고 사항을 발표하고 있다. 또한 상기 CCITT에서는 1.544Mbps의 T1신호나 2.048Mbps의 속도를 갖는 E1 또는 6.312Mbps의 T2신호를 전송함에 있어 소정의 프레임 단위로 다중화하여 전송할 것을 권고 하고 있다. 상기 CCITT의 권고사항에 따라 다중화된 신호는 통상 "STM-1"라 칭하고 155.520Mbps의 비트 레이트를 갖는다. 상기 "STM-1"은 소정 AU3하는 3개의 신호그룹을 바이트 인터리빙하여 구성한 것이고, 상기 3그룹의 AU3 각각은 VC3에서 사상된 것으로 7개의 TUG-2신호를 바이트 인터리빙하여 형성된 것이다. 상기 7개의 TUG-2신호 각각은 다시 4개의 TU-11이나 3개의 TU-12 또는 1개의 TU-2를 바이트 인터리빙한 것이다. 그리고 TU-11은 T1신호에, TU-12는 E1신호에 그리고 TU-2는 T2신호를 각각 사상시킨 것이다. 상기에서 에드-드롭 전송장치가 에드 또는 드롭한다 함은 상기 STM-1신호에 T1이나 E1 또는 T2신호를 에드하거나, 아니면 STM-1신호에서 T1이나 E1 또는 T2신호를 드롭시키는 것을 말한다.

일반적으로 에드-드롭 장치는 크게 2가지 형태로 나눌수 있다. 그중, 하나는 버스를 사용하지 않는 포인트-투-포인트 형태의 장치이고, 다른 하나는 병렬 버스를 갖는 형태의 장치이다. 상기 포인트-투-포인트 형태의 장치는 제1도와 같은 것으로서, 제1,제2공통부(10-1,20-1)간의 데이타 전송을 위한 라인 1과 에드-드롭을 위한 라인 2,3을 별도로 갖는다. 따라서 공통부간의 데이타 전송시는 라인 1을 통해 수행하고 에드나 드롭시는 라인 2,3을 통해 수행한다. 이때 제1,제2공통부(10-1,20-1)에서는 소정 선택 수단을 구비하여 상기 라인 1과 2,3을 필요에 따라 선택하므로써 전체적으로 데이타의 전송을 수행한다.

병렬 버스를 갖는 형태의 장치는 제2도와 같은 것으로서, IEEE(국제전기전자기술자협회) P1396에서 권고하는 공통 버스 방식을 이용하는 것으로, 제1,제2공통부(10-2,20-2)간에 4개의 8비트 병렬 버스를 연결하고 이것에 T1이나 E1 또는 T2신호를 에드시키거나 드롭시키기 위한 액세스유니트(32-1~32-n)를 연결한 형태로 구성된다.

제2도의 제1,제2공통부(10-2 또는 20-2)는 링크에서 입력되는 신호를 8비트 병렬 데이타로 변환하여 버스 A-1 또는 B-1에 출력하고, 상기 버스 A-1 또는 B-1를 통해 인입되는 병렬 신호를 다시 직렬 데이타로 변환하여 상기 링크로 출력한다. 드롭시는 에드-드롭을 위한 유니트(32-1~32-n)를 통해 상기 버스 A-1, B-1로부터 데이타를 드롭시키고, 에드시는 상기 에드-드롭을 위한 액세스유니트(32-1~32-n)에서 버스 A-2, B-2로 데이타를 삽입한다. 이때 상기 제1,제2공통부(10-2,20-2)는 상기 신호가 에드 또는 드롭되는 공통 버스를 적당한 시기에 선택하므로서 데이타가 드롭되거나 에드될지라도 항시 전송라인에는 규정된 포맷의 신호를 전송하게 된다.

그러나 제1도에 도시한바와 같은 포인트-투-포인트 형태의 에드-드롭 전송장치는 신호라인이 제1,제2공통부(10-1,20-1)와 에드-드롭을 위한 액세스유니트(31-1~32-n)간에 1대 1로 연결되어야 하므로 실장시 백플레인(Back-plane)이 상당히 복잡해지는 문제점이 있다. 또한 에드-드롭을 위한 액세스유니트(31-1~31-n)에 2개 이상의 T1 또는 E1신호가 유입되고, 각 신호들이 에드되거나 드롭되는 위치가 다를때 하나의 액세스 유니트만으로도 모두 처리할 수 있음에도 불구하고 2개의 액세스유니트 모두 삽입되어야하는 문제점이 있다.

반면, 상기 제2도에 도시한 바와 같이 병렬 버스를 갖는 에드-드롭 전송장치는 링크로부터 입력되는 직렬 데이타를 8비트의 병렬 신호로 변환시켜 버스의 라인 수는 낮추었으나 버스의 비트 레이트가 중가하여 버스의 드라이버와 리시버 소자의 선정 및 높은 속도를 갖도록 하기 위한 버스의 설계가 용이하지 않은 문제점이 있다. 그리고 상기 각 버스의 8비트 데이타 라인들 중에서 하나라도 이상이 생기면 그 버스를 통해 전송되는 모든 신호들은 사용될 수 없어서 시스템의 신뢰성을 하락시키는 문제가 있다.

따라서 본 발명의 목적은 버스의 비트 레이트를 낮추고 동시에 버스의 라인수도 줄여서 관련 소자의 선정이 쉽도록 하고 아울러 버스의 백플레인이 간단히 된 에드-드롭 전송장치를 제공함에 있다.

본 발명의 다른 목적은 에드-드롭을 위한 버스의 신뢰성을 높일 수 있는 장치를 제공함에 있다.

본 발명의 또다른 목적은 에드-드롭을 위한 유니트 즉, 카드가 삽입되는 위치에 관계없이 임의의 T1이나 E1신호를 에드-드롭 가능하게 할 수 있는 장치를 제공함에 있다.

따라서 상기한 목적을 달성하기 위해 제1,제2공통부간에 접속되는 버스 구조를 TUG-2 단위로 구성하고 각각 AU-3신호를 형성하는 7개의 TUG-2처리기마다 별도의 공통 제어 버스를 추가 구성한다. 또한 각 TUG-2 버스와 각 공통 버스에는 에드-드롭을 위한 액세스 유니트를 다수 접속한다. 그리고 이로서 에드와 드롭을 효율적으로 수행한다.

제3도는 본 발명에 따른 에드-드롭 전송장치로서, 소정 제1전송로(LA)와 ; 소정 제2전송로(LB)와 ; 상기 제1전송로(LA)에 접속하여 그로부터 STM-1신호가 입력되면 3개의 AU-3 단위 신호로 나누고 이들 각 AU-3신호들은 다시 공통 제어신호들과 7개의 TUG-2 단위 신호들로 분할하며, 역으로 3개의 AU-3별로 공통 제어신호들과 7개의 TUG-2 단위 신호들을 받으면 그것들을 상기 STM-1신호로 형성하여 상기 제1전송로(LA)로 출력하는 제1공통부(10)와 ; 상기 제2전송로(LB)에 접속하여 그로부터 STM-1신호가 입력되면 3개의 AU-3 단위 신호로 나누고 이들 각 AU-3신호들은 다시 공통 제어신호들과 7개의 TUG-2 단위 신호들로 분할하며, 역으로 3개의 AU-3별로 공통 제어신호들과 7개의 TUG-2 단위 신호들을 받으면 그것들을 상기 STM-1신호로 형성하여 상기 제1전송로(1A)로 출력하는 제2공통부(20)와 ; 상기 제1공통부(10)와 상기 제2공통부(20)를 연결하고 3개의 각 AU-3별로 공통 제어신호와 7개의 TUG-2 단위 신호를 전송하는 TUG 버스들로 구성된 버스(A1-C1~A3-T7-4) ; 상기 버스 (A1-C1~A3-T7-4)에 접속하여 상기 버스(A1-C1~A3-T7-4)를 통해 전송되는 신호들을 드롭시키거나 새로운 신호들을 상기 버스(A1-C1~A3-T7-4)에 에드시키는 다수의 액세스 유니트들(30)로 구성한다.

이하 첨부한 도면을 참조로 본 발명을 상세히 설명한다.

먼저 버스(A1-C1~A3-T7-4)의 구성, 타임슬롯, 그리고 타이밍에 대하여 살펴본다.

제3도를 참조하면 버스(A1-C1~A3-T7-4)의 구성은, 첫번째 AU-3처리기(50-1)의 버스(A1-C1~A3-T7-4), 두번째 AU-3처리기(50-2)의 버스(A1-C1~A3-T7-4), 그리고 세번째 AU-3처리기(50-3)의 버스(A3-C1~A3-T7-4)로 이루어진다. 제3도에서 상기 두번째 AU-3(50-2)의 버스 (A2-C1~A3-T7-4)의 구성은 도시되지 않았으나, 첫번째 AU-3(50-1)의 버스(A1-C1~A1-T7-4)[또는 세번째 AU-3(50-2)의 버스(A3-C1~A3-T7-4)]와 동일한 구성임을 유의하여야 한다.

3개로 구성된 사이 각 AU-3처리기의 버스는 4개의 공통 제어신호선(CCS) 들과 28개의 데이타 신호선들(또는 버스라 칭함) Ax-Ty-z(x=1,2,3 y=1~7 z=1~4)로 구성된다. 상기 데이타 신호선들은 TUG-2처리기에 4선씩 할당되어 하나의 TUG 버스(TUG Bus)를 만든다. 따라서 각 AU-3처리기들의 버스에는 상기 제3도에 도시한바와 같이 각각 7개의 TUG 버스들 즉 A1-T1-1~A1-T7-4, A2-T1-1~A2-T7-4(도시되지 않음), 및 A3-T1-1~A3-T7-4가 있다.

상기 각 TUG 버스의 4신호 중에서 신호 Ax-Ty-1(x=1,2,3, y=1,2,…,7)는 제1전송로(LA)에서 인가되는 STM-1신호로부터 한개의 TUG-2신호를 받아서 제1공통부(10)로부터 출력되는 제1전송로 드롭 데이타 신호선이고, 신호 Ax-Ty-3(x=1,2,3, y=1,2,…,7)는 제2전송로(LB)에서 입력된 STM-1신호로부터 한개의 TUG-2신호를 수용하여 제2공통부(20)로부터 출력되는 제2전송로 드롭 데이타 신호선이다. 또한 각 TUG 버스의 나머지 두개의 신호선들 Ax-Ty-2와 Ax-Ty-4(x=1,2,3, y=1,2,…,7)는 액세스 유니트(30)에서 출력되는 신호를 수용하는 것으로, 이중 신호선 Ax-Ty-2(x=1,2,3, y=1,2,…,7)은 제2전송로(LB)로 나가기 위한 것으로 제2공통부(20)에만 연결되는 제2전송로 에드 데이타 신호선이고, 다른 신호선 Ax-Ty-4(x=1,2,3, y=1,2,…,7)은 제1전송로(LA)로 나가기 위한 것으로 제1공통부(10)에만 연결되는 제1전송로 에드데이타 신호선이다.

그리고 각 AU-3처리기의 공통 제어신호(CSS)들 4개 중 신호선 Ax-Cl(x=1,2,3)은 AU-3처리기에 속해 있는 7개의 TUG 버스 신호선들 중에서 제1공통부(10)의 TUG-2처리기로부터 출력되는 제1전송로 드롭 데이타(LA Drop Data) Ax-Ty-1(x=1,2,3, y=1,2,…,7)와 제2공통부(20)의 TUG-2처리기로 부터 출력되는 제2전송로 에드 데이타 Ax-Ty-2(x=1,2,3, y=1,2,…,7)에 동기 타이밍을 제공하는 클럭신호(CLK)로서 제1공통부(20)로부터 출력되어 제2공통부(20) 및 액세스 유니트(30)로 인가된다. 그리고 상기 각 AU-3처리기의 공통 제어신호선(CSS)들 4개 중 신호선 Ax-C2(x=1,2,3)는 상기 제1전송로 드롭 데이타(LA Drop Data)와 상기 제2전송로 에드 데이타(LB Add Data) Ax-Ty-1와 Ax-Ty-2(x=1,2,3, y=1,2,…,7)에 타임슬롯을 구분하기 위한 타임슬롯 펄스신호(TSP)이다.

마찬가지로 제2공통부(20)에서 출력되는 클럭신호(CLK) Ax-C3(x=1,2,3)는 제2전송로 드롭 데이타 Ax-Ty-3(x=1,2,3, y=1,2,…,7)와 제1전송로 에드 데이타(LA Add Data) Ax-Ty-4(x=1,2,3, y=1,2,…,7)에 동기 클럭을 제공하고 또한 출력인 타임슬롯 펄스신호(TSP) Ax-C4(x=1,2,3)는 상기 제2전송로 드롭 데이타(Ax-Ty-3 ; x=1,2,3 ; y=1,2,…,7)와 상기 제1전송로 에드 데이타 Ax-Ty-4(x=1,2,3, y=1,2,…,7)에 타임슬롯을 구분한다.

상기 제4도에서와 같이 타임슬롯 펄스신호(TSP)는 864개의 클럭신호(CLK)마다 한개의 타임슬롯 펄스(TSP)가 나온다. 상기 타임슬롯 펄스신호(TSP)는 타임슬롯을 구분시키고 각 타임슬롯의 첫번째 위치를 지정한다. 상기 각 AU-3처리기의 클럭신호(CLK)와 타임슬롯 펄스신호(TSP)에 의하여 그에 제어되는 각 TUG 버스들은 타임슬롯이 구분되는데, TU-11을 수용할 때는 4개의 타임슬롯을 가지고, TU-12를 수용할 때는 3개의 타임슬롯을 가지며, TU-2를 수용할 때는 1개의 타임슬롯을 가진다. 상기 제4도에서와 같이 TUG 버스 포맷은 864개의 비트열로서 구성되며, 4개의 타임슬롯으로 나눌때는 TSP의 펄스를 기준으로 하여 0~7비트는 첫번째 TU-11의 타임슬롯, 8~15비트는 두번째 TU-11의 타임슬롯, 16~23비트는 세번째 TU-11의 타임슬롯, 24~31비트는 네번째 TU-11의 타임슬롯으로 할당되고, 그 다음부터 계속 8비트 단위로 4개의 타임슬롯을 순차적으로 나누어 각 4개의 TU-11에 반복적으로 할당된다. 3개의 타임슬롯으로 나눌때도 같은 방법으로 타임슬롯 펄스신호(TSP)를 기준으로 하여 8비트 단위씩 순차적으로 3개의 타임슬롯으로 나누어 각 3개의 TU-12에 할당하고 TUG 버스가 한개의 타임슬롯을 가질때는 상기 타임슬롯 펄스신호(TSP)의 펄스를 기준으로 8비트 단위로 나누어지고 이것 모두들이 하나의 TU-2로 할당된다.

다음은 버스(A1-C1~A3-T7-4)에 연결된 각 구성에 대하여 살펴본다.

상기 제3도에서 제1공통부(10)와 제2공통부(20)의 구성은 동일하고 버스 (A1-C1~A3-T7-4)의 입출력이 서로 반대이다. 각 공통부(10, 20)는 1개의 STM-1처리기(60)와 3개의 AU-3처리기(50-1, 50-2, 50-3)가 있고 각 AU-3처리기(50-1, 50-2, 50-3)에는 7개의 TUG 버스를 입출력시키는 TUG-2처리기(40-1~40-7)가 있다. 상기 STM-1처리기(60)는 각 전송로(LA, LB)에 입력되는 STM-1신호를 순서적으로 AU-3단위로 분할하여 AU-3처리기(5-1~50-3)에 보내고, 3개의 AU-3처리기에서 오는 신호를 다시 STM-1신호로 만들어 각 전송로(LA, LB)에 보낸다.

상기 각 AU-3처리기(50-1~50-3)는 7개의 TUG-2신호를 순서적으로 나누어 각 TUG-2처리기(40-1~40-7)에 보내거나, TUG-2처리기(40-1~40-7)에서 오는 7개의 TUG-2신호를 순서적으로 조합을 한다. 또한 공통 제어신호인 클럭신호(CLK)과 타임슬롯 펄스신호(TSP) Ax-C1, Ax-C2, Ax-C3, Ax-C4(x=1,2,3)를 구동시킨다.

상기 각 TUG-2처리기(40-1~40-7)는 제5도에 도시된 타임슬롯 구분기(42)와 신호선 선택기(41)를 포함한다. TUG-2처리기(40-1~40-7)는 TUG 버스에 연결되어 TUG 신호를 입출력한다. TUG-2처리기(40-1~40-7)는 AU-3처리기에서 오는 TUG-2신호를 그 TUG-2처리기에서 출력되는 드롭 데이타 신호선에 타임슬롯을 나누어 보내며, 대항 TUG-2처리기에서는 출력되는 드롭 데이타 신호선과 액세스 유니트(30)에서 출력되는 에드 데이타(Add Data) 신호선을 입력으로 받아서 각 타임슬롯마다 두 신호중에서 하나를 선택한다.

상기 제5도를 참조하면 타임슬롯 구분기(42)는 대항되는 AU-3처리기에서 모든 클럭신호(CLK)와 타임슬롯 펄스신호(TSP)를 받아서 타임슬롯을 나누며, 신호선 선택기(41)는 각 타임슬롯마다 에드 데이타 신호선과 드롭 데이타 신호선 중에서 하나를 선택한다. 액세스 유니트(30)는 버스(A1-C1~A3-T7-4)의 모든 신호선에 접속되어, TU-11, TU-12 또는 TU-2를 단위로 하여 버스(A1-C1~A3-T7-4)에 입출력시킨다.

상기 제6도는 액세스 유니트(30) 구성중 버스에 관련된 것을 도시한 것이다.

AU-3선택기(31)는 제3도에 되시된 3개의 AU-3 버스(A1-C1~A3-T7-4, A2-C1~A2-T7-4, A3-C1~A3-T7-4)중에서 하나를 선택하고, TUG선택기(32)는 7개의 TUG 버스중에서 하나를 선택한다. 전송로 선택기(33)는 제1전송로(LA)와 데이타를 송수신할 때는 제1전송로 드롭 데이타 Ax-Ty-1(x=1,2,3, y=1,2,…,7) 신호선과 제1전송로 에드 데이타 Ax-Ty-4(x=1,2,3, y=1,2,…,7) 신호선을 선택하고, 제2전송로(LB)와 데이타를 송수신할 때는 제2전송로 드롭 데이타 Ax-Ty-3(x=1,2,3, y=1,2,…,7) 신호선과 제2전송로 에드 데이타 Ax-Ty-4(x=1,2,3, y=1,2,…,7) 신호선을 선택한다.

그리고 타임슬롯 구분 및 선택기(34)는 선택된 TUG 버스의 타임슬롯을 구분시키고 선택한다.

이하 상기한 구성에 의거 본 발명의 구체적인 일실시예를 상세히 설명한다.

먼저 제1공통부(10)에서 제2공통부(20)로 데이타가 그대로 전송되거나 또는 그 반대인 경우의 동작을 살펴본다.

이때는 버스 중에서 드롭 데이타 신호선 Ax-Ty-1, Ax-Ty-3(x=1,2,3, y=1,2,…,7)에 있는 타임슬롯을 통해 송수신하며 각 제1 및 제2공통부(10, 20)는 각기 그 타임슬롯을 선택하여 해당 전송로(LA, LB)에 입출력시킨다.

다음은 액세스 유니트(30)에서 제1 및 제2 공통부(10, 20)에 타임슬롯을 송수신하는 경우의 동작을 살펴본다.

액세스 유니트(30)가 제1공통부(10)와 타임슬롯을 송수신할 경우에는 상기 제6도와 같이 한 TUG 버스의 제1전송로 드롭 데이타 선 Ax-Ty-1(x=1,2,3, y=1,2,…,7)과 제1전송로 에드 데이타선 Ax-Ty-4(x=1,2,3, y=1,2,…,7)이 선택되고 그 TUG 버스의 한 타임슬롯이 선택되며, 제2공통부(20)와 타임슬롯을 송수신할 경우에는 한 TUG 버스의 제2전송로 드롭 데이타 선 Ax-Ty-3(x=1,2,3, y=1,2,…,7)과 제2전송로 에드 데이타선 Ax-Ty-2(x=1,2,3, y=1,2,…,7)이 선택되고, 그 TUG 버스의 한 타임슬롯이 선택된다. 이때 제1,제2공통부(10, 20)는 액세스 유니트(30)가 보낸 각 에드 데이타의 타임슬롯을 선택한다.

이상에서 살펴본 바와 같이 본 발명은 종래의 포인트-투-포인트 방식과 같이 많은 신호선들을 사용하지 않고, 그러면서도 종래의 버스 전송 방식처럼 전송되는 신호의 비트 레이트가 높지 않아 장치의 신뢰성 확립은 물론 주변 드라이버와 리시버의 선정이 용이한 이점이 있다.

또한 각 버스들이 TUG-2 단위로 되어 있어 임의의 TUG 버스가 고장나더라도 다른 TUG 버스에는 영향을 주지 않아 그 TUG 버스에 속하는 타임슬롯만 제외하면 모두 사용할 수 있는 이점이 있다. 그리고 종래의 포인트-투-포인트 방식처럼 액세스 유니트가 고정되지 않을 수 있으므로 액세스 유니트의 위치를 고정시키지 않아도 되는 이점이 있다.

Claims

제1 및 제2전송로(LA,LB)를 갖는 에드-드롭 전송 장치에 있어서, 상기 제1전송로(LA)에 인가된 제1 STM-1신호를 AU-3 단위에 대응된 3개의 제1 AU-3신호로 상기 제1 AU-3신호를 TUG-2 단위에 대응된 7개의 제1 TUG-2신호와 상기 제1 TUG-2신호의 타임슬롯 할당 및 동기제어를 위한 제1공통 제어신호로 분할하여 출력하고, 역으로 소정 TUG-2신호와 소정 공통 제어신호를 입력조합하여 상기 제1전송로(LA)로 출력하는 제1공통부(10)와, 상기 제2전송로(LB)에 인가된 제2 STM-1신호를 상기 AU-3 단위에 대응된 3개의 제2 AU-3신호로, 상기 제2 AU-3신호를 상기 TUG-2 단위에 대응된 7개의 제2 TUG-2신호와 상기 제2 TUG-2신호의 타임슬롯 할당 및 동기제어를 위한 제2공통 제어신호로 분할하여 출력하고 역으로 소정 TUG-2신호와 소정 공통 제어신호를 입력 조합하여 상기 제2전송로(LB)로 출력하는 제2공통부(20)와, 상기 제1 TUG-2신호와 제2 TUG-2신호를 상기 제1공통 제어신호와 제2공통 제어신호에 의거하여 드롭시키거나 또는 제3 TUG-2신호를 소정 TU단위에 대응하여 상기 제1공통부(10) 및 제2공통부(20)로 에드시키는 유니트 액세스부(30)와, 상기 제1 TUG-2신호와 제2 TUG-2신호와 제3 TUG-2신호 및 상기 제1공통 제어신호와 제2공통 제어신호가 상기 제1공통부(10)와 제2공통부(20) 및 상기 유니트 액세스부(30)에 송수신되도록 접속하는 버스들(A1-C1~A3-T7-4)로 구성됨을 특징으로 하는 에드-드롭 전송장치.
제1항에 있어서, 상기 버스들이, 상기 제1 및 제2 AU-3신호별로 상기 제1 및 제2공통 제어신호들에 상응하는 클럭신호와 타임슬롯 펄스신호의 송수신을 위해 구성된 4개 라인의 공통 제어버스(A1-C1~A1~C3, A2-C1~A2-C3, A3-C1~A3-C4)와, 상기 제1, 제2 TUG-2신호별로 제1, 제2 TUG-2신호의 송수신을 위해 구성된 3개 라인의 TUG-2버스(A1-T1-1~A1-T7-4, A2-T1-1~A2-T7-4, A3-T1-1~A3-T7-4)로 구성함을 특징으로 하는 에드-드롭 전송장치.
제2항에 있어서, 상기 공통 제어버스 각각은, 상기 제1공통부(10) 및 액세스유니트(30)에서 상기 제2공통부(20)로의 동기제어를 위한 제1클럭신호와 타임슬롯할당을 위한 제1타임슬롯 펄스신호(TSP)를 전송하기 위한 2개의 라인과, 상기 제2공통부(20) 및 액세스유니트(3)에서 상기 제1공통부(10)로의 동기 제어를 위한 제2클럭신호와 타임슬롯할당을 위한 제2타임슬롯 펄스신호를 전송하기 위한 2개의 라인을 특징으로 하는 에드-드롭 전송장치.
제2항에 있어서, 상기 TUG-2 버스 각각은, 상기 제1공통부(10)에서 상기 제2공통부(20)로 인가되는 TUG-2신호를 전송하기 위한 한개의 제1전송로 드롭 데이타신호선과, 상기 액세스유니트(30)에서 상기 제2공통부(20)로 인가되는 TUG-2신호를 전송하기 위한 한개의 제2전송로 에드데이타신호선과, 상기 제2공통부(20)에서 상기 제1공통부(10)로 인가되는 TUG-2신호를 전송하기 위한 한개의 제2전송로 드롭 데이타신호선과, 상기 액세스유니트(30)에서 에드되는 데이타를 상기 제1공통부(10)로 TUG-2신호를 전송하기 위한 한개의 제1전송로 에드데이타 신호선으로 구성함을 특징으로 하는 동기식 에드-드롭 전송장치.
제2항 또는 제3항에 있어서, 모든 TUG 버스 각각은 상기 제1, 제2클럭신호와 제1, 제2타임슬롯 펄스신호에 의해 TU-11이 사용될 때는 4개의, TU-12가 사용될 때는 3개의, TU-2가 사용될 때는 1개의 타임슬롯이 할당됨을 특징으로 하는 동기식 에드-드롭 전송장치.