JPS61251052A - 半導体ウエハのチツプ分割方法 - Google Patents
半導体ウエハのチツプ分割方法Info
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- JPS61251052A JPS61251052A JP60091659A JP9165985A JPS61251052A JP S61251052 A JPS61251052 A JP S61251052A JP 60091659 A JP60091659 A JP 60091659A JP 9165985 A JP9165985 A JP 9165985A JP S61251052 A JPS61251052 A JP S61251052A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野） １
この発明は、化合物半導体基板上に多数形成された半導
体装置を有する半導体ウェハを個々のチップに分割する
方法に関する。
体装置を有する半導体ウェハを個々のチップに分割する
方法に関する。
（従来の技術）
従来より、ＧａＡｇ、 ＩｎＰ、ＧａＡｓＰ等の化合物
半導体基板を用いた半導体装置の製造工程において、化
合物半導体基板上に多数形成された半導体装置を有する
半導体ウェハを個々のチップに分割する際、ダイヤモン
ドポイントスクライバ（以下、スクライバとする）又は
グイシングツ−を用いて分割する方法が採られていた。
半導体基板を用いた半導体装置の製造工程において、化
合物半導体基板上に多数形成された半導体装置を有する
半導体ウェハを個々のチップに分割する際、ダイヤモン
ドポイントスクライバ（以下、スクライバとする）又は
グイシングツ−を用いて分割する方法が採られていた。
一般に１分割時のウェハの状態は分割予定領域Ｃ以下、
スクライブラインと称する）において化合物半導体基板
の基板面が露出している。
スクライブラインと称する）において化合物半導体基板
の基板面が露出している。
第２図はこのような半導体ウニ／＼を半導体装置毎の個
々のチップに分割するための従来の方法を説明するため
の線図である。
々のチップに分割するための従来の方法を説明するため
の線図である。
尚、この図はスクライブラインを含みその周辺部分のみ
を示すウェハ断面図であり、このスクライブラインの両
側にある半導体装置は省略して示しである。
を示すウェハ断面図であり、このスクライブラインの両
側にある半導体装置は省略して示しである。
図において１０は半導体ウェハの一部分を示し。
１１は化合物半導体基板（以下、基板１１とする）を示
す。
す。
又、１２はスクライブラインを示し、このスクライブラ
イン１２は半導体装置毎の個々のチップに分鋼するため
、基板１１上の半導体装置（図示せず）間の基板面の一
部を露出させて形成しである。
イン１２は半導体装置毎の個々のチップに分鋼するため
、基板１１上の半導体装置（図示せず）間の基板面の一
部を露出させて形成しである。
さらに、この図にはスクライブライン１２と半導体装置
との位置関係を明確にするため、スクライブライン１２
の両側の基板ＩＬｋに、半導体装置の製造の際に順次形
成された層間絶縁膜、配線金属膜及びパッシベーション
膜のそれぞれの端部である１３．１４及び１５をそれぞ
れ示しである。又、このパッシベーション膜は一般にシ
リコン酸化膜が用いられている。
との位置関係を明確にするため、スクライブライン１２
の両側の基板ＩＬｋに、半導体装置の製造の際に順次形
成された層間絶縁膜、配線金属膜及びパッシベーション
膜のそれぞれの端部である１３．１４及び１５をそれぞ
れ示しである。又、このパッシベーション膜は一般にシ
リコン酸化膜が用いられている。
このスクライブライン１２に沿って、スクライバ又はグ
イシングツ−により、化合物半導体基板に傷又は切り込
みを形成し、その後、基板１１の主面に圧力をかけるこ
とにより個々のチップに分割出来る。
イシングツ−により、化合物半導体基板に傷又は切り込
みを形成し、その後、基板１１の主面に圧力をかけるこ
とにより個々のチップに分割出来る。
しかし、ＧａＡｓ、ＩｎＰ、ＧａＡｓＰ等の化合物半導
体基板はシリコン基鈑等と比較すると硬く脆いため、ス
クライバ又はグイシングツ−により、これらの基板に対
しチップに分割するための加工を直接行うと、加工が行
なわれた個所の周辺領域に半導体装置にまで達するよう
なりラックや割れが発生したり、半導体装置の角が欠落
することがあった。これらの障害は半導体装置の特性の
劣化及び半導体装置の製造歩留りの低下を招く一因とな
っていた。
体基板はシリコン基鈑等と比較すると硬く脆いため、ス
クライバ又はグイシングツ−により、これらの基板に対
しチップに分割するための加工を直接行うと、加工が行
なわれた個所の周辺領域に半導体装置にまで達するよう
なりラックや割れが発生したり、半導体装置の角が欠落
することがあった。これらの障害は半導体装置の特性の
劣化及び半導体装置の製造歩留りの低下を招く一因とな
っていた。
この障害の発生を防止するため、ダイシングソーにより
基板１１に切込を形成する際には、グイシングツ−に装
置して用いるブレードとして、細かい粒子のダイヤモン
ドで形成されたブレードを用いて、さらにこのブレード
を高速回転させ、かつ、低速で基板とを進行させて加工
を行いクラックや割れの発生を抑えていた。
基板１１に切込を形成する際には、グイシングツ−に装
置して用いるブレードとして、細かい粒子のダイヤモン
ドで形成されたブレードを用いて、さらにこのブレード
を高速回転させ、かつ、低速で基板とを進行させて加工
を行いクラックや割れの発生を抑えていた。
又、クラック等が発生しても、これらが半導体装置にま
で達しないように、一般にはスクライブライン１２の幅
を８０〜１００ＩＬ腫と広くしていたが、このようにす
るとチップ占有面積の大小を決定する一因となっていた
。
で達しないように、一般にはスクライブライン１２の幅
を８０〜１００ＩＬ腫と広くしていたが、このようにす
るとチップ占有面積の大小を決定する一因となっていた
。
又、他に、クラック等の発生の低減と、ブレードの進行
速度を早めて加工を行い加工時間の短縮を計ることとを
目的として、特開昭５８−１８２０４７号に開示されて
いるように、スクライブライン１２を覆うように基板ｌ
ｌ上にレジストを塗布し、このレジスト上からグイシン
グツ−により基板１１に達するような切り込みを形成す
る方法が提案されている。
速度を早めて加工を行い加工時間の短縮を計ることとを
目的として、特開昭５８−１８２０４７号に開示されて
いるように、スクライブライン１２を覆うように基板ｌ
ｌ上にレジストを塗布し、このレジスト上からグイシン
グツ−により基板１１に達するような切り込みを形成す
る方法が提案されている。
（発明が解決しようとする問題点）
しかしながら、従来の方法では、ダイシングソーにより
チップに分割する加工を行なう際に基板１１上を進行さ
せるブレードの進行速度を遅くしなければならず、チッ
プに分割する時間がかかるという問題があった。又、ス
クライブライン１２の幅を広くする必要があるため、基
板１１上に占めるスクライブライン１２の面積が大きく
なり、基板ｌｌ上の半導体装置の集積度が低下するとい
う問題があった。
チップに分割する加工を行なう際に基板１１上を進行さ
せるブレードの進行速度を遅くしなければならず、チッ
プに分割する時間がかかるという問題があった。又、ス
クライブライン１２の幅を広くする必要があるため、基
板１１上に占めるスクライブライン１２の面積が大きく
なり、基板ｌｌ上の半導体装置の集積度が低下するとい
う問題があった。
又、レジストを基板１１上に塗布した後に半導体装置の
分割を行う方法は、レジストの塗布及びチップに分割し
た後に行なうレジストの剥離に時間がかかるという問題
があった。又、レジストの剥離が不充分であるとレジス
トの残渣が半導体装置の特性を劣化させることにもなっ
ていた。
分割を行う方法は、レジストの塗布及びチップに分割し
た後に行なうレジストの剥離に時間がかかるという問題
があった。又、レジストの剥離が不充分であるとレジス
トの残渣が半導体装置の特性を劣化させることにもなっ
ていた。
さらに、加工中にレジストがグイシングツ−のブレード
の目につまり、加工速度を低下させること及び高価なブ
レードの消耗を早めることの原因にもなっていた。
の目につまり、加工速度を低下させること及び高価なブ
レードの消耗を早めることの原因にもなっていた。
このように従来の方法では、量産性に優れ、低コストで
１歩留り良く、基板１１上に多数形成された半導体装置
毎の個々のチップに分割することが出来なかった。
１歩留り良く、基板１１上に多数形成された半導体装置
毎の個々のチップに分割することが出来なかった。
この発明の目的は、このような問題点を解決し、化合物
半導体基板上に多数形成された半導体装置を有する半導
体ウェハを個々のチップに分割する際に、クラック、割
れ及び半導体装置の欠落を発生させることなく、量産性
に優れ、低コストで、歩留り良く個々のチップに分割が
行なえる方法を提供することにある。
半導体基板上に多数形成された半導体装置を有する半導
体ウェハを個々のチップに分割する際に、クラック、割
れ及び半導体装置の欠落を発生させることなく、量産性
に優れ、低コストで、歩留り良く個々のチップに分割が
行なえる方法を提供することにある。
（問題点を解決するための手段）
この目的の達成を図るためこの発明によれば、化合物半
導体基板上に多数形成された半導体装置を有する半導体
ウェハを個々のチップに分割するに当り。
導体基板上に多数形成された半導体装置を有する半導体
ウェハを個々のチップに分割するに当り。
スクライブラインに該当する基板面領域の少なくとも一
部分に金属膜を一層以上形成する工程と、 この基板とこの基板上に形成したこの金属膜とを熱処理
して、この金属膜下の基板領域に非晶質層を形成する工
程と、 この非晶質層上から分割手段により切り込みを形成して
個々のチップに分割する工程とを具えたことを特徴とす
る。
部分に金属膜を一層以上形成する工程と、 この基板とこの基板上に形成したこの金属膜とを熱処理
して、この金属膜下の基板領域に非晶質層を形成する工
程と、 この非晶質層上から分割手段により切り込みを形成して
個々のチップに分割する工程とを具えたことを特徴とす
る。
（作用）
このように構成することにより、化合物半導体基板上の
各半導体装置間に設けたスクライブラインに該当する基
板表面に形成した金属膜中の金属原子は基板１１中に熱
拡散し、金属膜下の基板領域には非晶質層が形成されて
いる。従って、スクライバ又はグイシングツ−等を用い
て化合物半導体基板上に多数形成された半導体装置を有
する半導体ウェハを個々のチップに分割するための加工
を行なうと、先ず化合物半導体基板表面に形成した非晶
１質層の加工が行なわれ、その後、化合物半導体基板の
加工が行なわれる。
各半導体装置間に設けたスクライブラインに該当する基
板表面に形成した金属膜中の金属原子は基板１１中に熱
拡散し、金属膜下の基板領域には非晶質層が形成されて
いる。従って、スクライバ又はグイシングツ−等を用い
て化合物半導体基板上に多数形成された半導体装置を有
する半導体ウェハを個々のチップに分割するための加工
を行なうと、先ず化合物半導体基板表面に形成した非晶
１質層の加工が行なわれ、その後、化合物半導体基板の
加工が行なわれる。
これがため、スクライバのダイヤモンドカッタ又は、ダ
イシングソーのブレード等が化合物半導体基板に接触す
る際の初期衝撃及び加工時の応力を化合物半導体基板表
面の非晶質層が吸収し、化合物半導体基板に発生するク
ラックや割れを著しく低減する。
イシングソーのブレード等が化合物半導体基板に接触す
る際の初期衝撃及び加工時の応力を化合物半導体基板表
面の非晶質層が吸収し、化合物半導体基板に発生するク
ラックや割れを著しく低減する。
（実施例）
以下、図面を参照してこの発明の実施例につき説明する
。
。
尚、これら図において従来と同一の構成成分については
同一の符号を付して示しである。又、これらの図はこの
発明が理解出来る程度に概略的に示しである。
同一の符号を付して示しである。又、これらの図はこの
発明が理解出来る程度に概略的に示しである。
第１図（Ａ）〜（Ｅ）はこの発明の一実施例を説明する
ための工程図である。
ための工程図である。
これらの図は、ＧａＡｓ基板上に半導体装置としてＭＥ
Ｓ ＦＥＴを多数有する半導体ウェハを、個々のチップ
に分割するために各ＭＥＳ ＦＥＴの間の基板上に形成
したスクライブラインの部分のウェハ断面を示したもの
で、従来図（第２図）と同様、半導体装置であるＭＥＳ
ＦＥＴは省略して示しである。
Ｓ ＦＥＴを多数有する半導体ウェハを、個々のチップ
に分割するために各ＭＥＳ ＦＥＴの間の基板上に形成
したスクライブラインの部分のウェハ断面を示したもの
で、従来図（第２図）と同様、半導体装置であるＭＥＳ
ＦＥＴは省略して示しである。
図において１１は化合物半導体基板としてのＧａＡｓ基
板１１を示す、先ず、ＭＥＳ ＦＥＴのオーミック電極
（図示せず）形成と同時にリフトオフ法により、このオ
ーミック電極形成金属であるＡｕＧｅ（Ｇｅ １２ｗｔ
％）／旧／Ａｕを用いテ、 ＧａＡｓ基板１１ノスクラ
イブライン１２に該当する基板面上に５０ＪＬ腸のパタ
ーン幅で金属膜層１７を形成し、第１図（Ａ）に示すウ
ェハ構造を得る。
板１１を示す、先ず、ＭＥＳ ＦＥＴのオーミック電極
（図示せず）形成と同時にリフトオフ法により、このオ
ーミック電極形成金属であるＡｕＧｅ（Ｇｅ １２ｗｔ
％）／旧／Ａｕを用いテ、 ＧａＡｓ基板１１ノスクラ
イブライン１２に該当する基板面上に５０ＪＬ腸のパタ
ーン幅で金属膜層１７を形成し、第１図（Ａ）に示すウ
ェハ構造を得る。
次に、このウェハを不活性ガス例えば窒素雰囲気中で、
約４００℃の温度で、１分間熱処理を行って、金属膜層
１７中の金属原子を基板１１中に１熱拡散させ、金属膜
層１７下の周辺の基板１１の表面に非晶質な合金層１８
を形成する（第１図（Ｂ））。
約４００℃の温度で、１分間熱処理を行って、金属膜層
１７中の金属原子を基板１１中に１熱拡散させ、金属膜
層１７下の周辺の基板１１の表面に非晶質な合金層１８
を形成する（第１図（Ｂ））。
この合金層１８が形成されたＧａＡｓ基板１１の全面。
に、 ＣＶＤ法により居間絶縁膜として例えばシリコン
酸化膜を約４００ＯＡの膜厚で形成する。 次に、ＭＥ
Ｓｔ ＦＥＴのコンタクト窓を開ける工程と同時に、積
フッ酸溶液により、又は、 ＣＦａ等によるＲＩＥ法に
より、合金層１８ｈのシリコン酸化膜を除去して溝１９
を形成し合金層１８を露出する。
酸化膜を約４００ＯＡの膜厚で形成する。 次に、ＭＥ
Ｓｔ ＦＥＴのコンタクト窓を開ける工程と同時に、積
フッ酸溶液により、又は、 ＣＦａ等によるＲＩＥ法に
より、合金層１８ｈのシリコン酸化膜を除去して溝１９
を形成し合金層１８を露出する。
次に、このウェハとにリフトオフ法により配線金属膜と
してＴｉ／Ｐｔ／Ａｕを形成してＷ４１図（Ｃ）に示す
ウェハ構造を得る。尚、第１図（Ｃ）において１３はＭ
ＥＳ ＦＥＴの層間絶縁膜の端部を、１４はＭＥＳ Ｆ
Ｅ’ｒの配線金属膜の端部をそれぞれ示す。
してＴｉ／Ｐｔ／Ａｕを形成してＷ４１図（Ｃ）に示す
ウェハ構造を得る。尚、第１図（Ｃ）において１３はＭ
ＥＳ ＦＥＴの層間絶縁膜の端部を、１４はＭＥＳ Ｆ
Ｅ’ｒの配線金属膜の端部をそれぞれ示す。
次に、このウェハの全面にＣＶＤ法により、ＭＥＳ Ｆ
ＥＴのパッシベーション膜１５として１例えばシリコン
窒化膜１５を４０００Ａ〜８０００Ａの膜厚で形成する
０次に１層間絶縁膜の端部１３で形成されている溝１９
より広い幅で、積フッ酸溶液により、又は、ＣＦｓ等に
よるＲＩＥ法により、スクライブライン１２Ｊ：に形成
された部分のシリコン窒化膜１５を選択的に除去して、
合金層１８を露出させて、第１図（Ｄ）に示すウェハ構
造を得る。
ＥＴのパッシベーション膜１５として１例えばシリコン
窒化膜１５を４０００Ａ〜８０００Ａの膜厚で形成する
０次に１層間絶縁膜の端部１３で形成されている溝１９
より広い幅で、積フッ酸溶液により、又は、ＣＦｓ等に
よるＲＩＥ法により、スクライブライン１２Ｊ：に形成
された部分のシリコン窒化膜１５を選択的に除去して、
合金層１８を露出させて、第１図（Ｄ）に示すウェハ構
造を得る。
このウェハの裏面を粘着シートに接着させた後、スクラ
イバ又はグイシングツ−等に載置し固定する０次に、ス
クライバ又はダイシングソー等を駆動して、この合金層
１８上からスクライブライン１２に沿ってこのウェハに
切り込み１６を形成する（第１図（Ｅ））。
イバ又はグイシングツ−等に載置し固定する０次に、ス
クライバ又はダイシングソー等を駆動して、この合金層
１８上からスクライブライン１２に沿ってこのウェハに
切り込み１６を形成する（第１図（Ｅ））。
次に、この粘着シートに接着されているウェハをスクラ
イバ又はダイシングソー等から取りはずして、粘着シー
ト裏面よりこのウェハに圧力を加えることによりＧａＡ
ｓ基板１１上に多数形成されているＭＥＳ ＦＥＴを個
々のチップ毎に分割することが出来る。
イバ又はダイシングソー等から取りはずして、粘着シー
ト裏面よりこのウェハに圧力を加えることによりＧａＡ
ｓ基板１１上に多数形成されているＭＥＳ ＦＥＴを個
々のチップ毎に分割することが出来る。
上述した実施例では基板１１をＧａＡｓとし、その基板
上に形成した半導体装置をＭＥＳ ＦＥＴとして、基板
１１上に多数形成された半導体装置を個々のチップ毎に
分割して分離する方法につき説明したが、この方法は基
板の種類及びその基板上に形成される半導体装置の種類
に限定されるものではなく、他の化合物半導体基板、例
えばＩｎＰ、ＧａＡｓＰ等の基板上に形成された、他の
半導体装置１例えば発光ダイオード等を半導体装置毎の
個々のチップに分割する際も同様にして行なえる。
上に形成した半導体装置をＭＥＳ ＦＥＴとして、基板
１１上に多数形成された半導体装置を個々のチップ毎に
分割して分離する方法につき説明したが、この方法は基
板の種類及びその基板上に形成される半導体装置の種類
に限定されるものではなく、他の化合物半導体基板、例
えばＩｎＰ、ＧａＡｓＰ等の基板上に形成された、他の
半導体装置１例えば発光ダイオード等を半導体装置毎の
個々のチップに分割する際も同様にして行なえる。
又、実施例ではＡｕＧｅ（Ｇｅ １２ｗｔ％）／Ｎ ｉ
／Ａｕ用いて合金層１８を形成したが、ここで用いる金
属は熱処理により基板と反応し易い他の金属であっても
よい。
／Ａｕ用いて合金層１８を形成したが、ここで用いる金
属は熱処理により基板と反応し易い他の金属であっても
よい。
又、実施例ではスクライブラインに該当する基板面領域
に５０ｇｍの幅で金属膜層を形成して、この金属膜層と
基板とを熱処理して非晶質な合金層を形成したが、スク
ライブラインに該当する基板面領域の長手方向又は幅方
向の一部分にこの合金層を形成しても良く、又、スクラ
イブラインの両側に形成されている半導体装置に影響゛
を及ぼさない範囲で、スクライブラインの幅より多少広
くこの合金層を形成しても良い。
に５０ｇｍの幅で金属膜層を形成して、この金属膜層と
基板とを熱処理して非晶質な合金層を形成したが、スク
ライブラインに該当する基板面領域の長手方向又は幅方
向の一部分にこの合金層を形成しても良く、又、スクラ
イブラインの両側に形成されている半導体装置に影響゛
を及ぼさない範囲で、スクライブラインの幅より多少広
くこの合金層を形成しても良い。
又、実施例では非晶質な合金層上に形成したパッジベー
ジ賓ン膜は除去して、合金層に直接、スクライバ又はグ
イシングツ−等により加工を行う工程として説明したが
、非晶質な合金層上に形成したパッシベーション膜は除
去せず、このパッシベーション膜上から加工を行っても
良い。
ジ賓ン膜は除去して、合金層に直接、スクライバ又はグ
イシングツ−等により加工を行う工程として説明したが
、非晶質な合金層上に形成したパッシベーション膜は除
去せず、このパッシベーション膜上から加工を行っても
良い。
（発明の効果）
上述したことから明らかなように、この発明によれば、
化合物半導体基板上に多数形成された半導体装置の各半
導体装置間に設けたスクライブライン上に、熱処理をす
ると基板と反応し易い金属膜層を形成し、基板とこの金
属膜層とを熱処理して金属膜層中の金属原子を基板１１
中に熱拡散させ、金属膜層１７下の周辺の基板１１の表
面に非晶質な合金層１８を形成しである。このため、ス
クライバ又はグイシングツ−等により各半導体装置毎の
個々のチップに分割するための加工を行なう際、スクラ
イバのダイヤモンドカッタ又はグイシングツ−のブレー
ド等により、先ず非晶質な合金層の加工が行なわれ、そ
の後、化合物半導体基板のスクライブラインの部分の加
工が行なわれる。
化合物半導体基板上に多数形成された半導体装置の各半
導体装置間に設けたスクライブライン上に、熱処理をす
ると基板と反応し易い金属膜層を形成し、基板とこの金
属膜層とを熱処理して金属膜層中の金属原子を基板１１
中に熱拡散させ、金属膜層１７下の周辺の基板１１の表
面に非晶質な合金層１８を形成しである。このため、ス
クライバ又はグイシングツ−等により各半導体装置毎の
個々のチップに分割するための加工を行なう際、スクラ
イバのダイヤモンドカッタ又はグイシングツ−のブレー
ド等により、先ず非晶質な合金層の加工が行なわれ、そ
の後、化合物半導体基板のスクライブラインの部分の加
工が行なわれる。
このため、スクライバのダイヤモンドカッタ又はグイシ
ングツ−のブレード等が化合物半導体基板に接触する際
の初期衝撃及び加工時の応力をこの非晶質な合金層が吸
収し、化合物半導体基板に、−発生するクラックや割れ
を著しく低減出来る。
ングツ−のブレード等が化合物半導体基板に接触する際
の初期衝撃及び加工時の応力をこの非晶質な合金層が吸
収し、化合物半導体基板に、−発生するクラックや割れ
を著しく低減出来る。
又、従来のようにレジストを塗布してクラ−Ｉりや割れ
の低減を行なっていた方法と比較して、この非晶質な合
金層を用いる方法は半導体装置のオーミック電極を形成
する工程で金属膜層を形成出来、又、熱処理工程も短時
間であり、かつ、ウェハを大量に処理出来るので、複雑
な工程を必要とせずにクラックや割れの低減が行なえる
。
の低減を行なっていた方法と比較して、この非晶質な合
金層を用いる方法は半導体装置のオーミック電極を形成
する工程で金属膜層を形成出来、又、熱処理工程も短時
間であり、かつ、ウェハを大量に処理出来るので、複雑
な工程を必要とせずにクラックや割れの低減が行なえる
。
このため、スクライブラインの幅を少なくすることが出
来、化合物半導体基板上の半導体装置の集積度を高める
ことが出来る。
来、化合物半導体基板上の半導体装置の集積度を高める
ことが出来る。
さらに、直接基板に加工を行っていた従来の方法と比較
して、２〜３倍の処理速度でスクライバ又はダイシング
ソーによりチップに分割するための加工を行なっても半
導体装置へのクラックや割れの影響を著しく抑えること
が出来る。
して、２〜３倍の処理速度でスクライバ又はダイシング
ソーによりチップに分割するための加工を行なっても半
導体装置へのクラックや割れの影響を著しく抑えること
が出来る。
これがた゛め、化合物半導体基板上に多数形成された半
導体装置を有する半導体ウェハを量産性に優れ、低コス
トで、歩留り良く個々のチップに分割することが出来る
。
導体装置を有する半導体ウェハを量産性に優れ、低コス
トで、歩留り良く個々のチップに分割することが出来る
。
第１図（Ａ）〜（Ｅ）はこの発明の一実施例を説明する
ための工程図、 第２図は従来の方法の説明に供する線図である。 １１・・・化合物半導体基板 １２・・・スクライブライン １３・・・半導体装置の層間絶縁膜の端部１４・・・半
導体装置の配線金属膜の端部１５・・・パッジベージ璽
ン膜 １Ｂ・・・切り込み、 １７・・・金属膜層１
８・・・非晶質な合金層、１９・・・溝特許出願人
沖電気工業株式会社ｌδ ｆｆ：４乙會物牛導俸基半、！ ／２ニスクライア
゛ライン１３コ牛４体琴信【の層間側陣参膝の滅１印ｆ
４：中船憧！のし峰奮＾褥炙の塙卯 ｆ７゛奮為膜 １８：非晶貿ダ合食層 １２：溝本
＃ｌ１７１ｔ＝係令工佇田 第１図 １５：ノψ・１シへ−シ冒ン１１ １６ ： ｔｖり
Δみイ（発Ｑ ｌ：イｌｋラ エ４Ｄロ 第１図 ｄしｉｏスフライフ゛フィン＠ｉｓウェハ断■■第２図
・ 手続補正書 昭和６１年７月２４日
ための工程図、 第２図は従来の方法の説明に供する線図である。 １１・・・化合物半導体基板 １２・・・スクライブライン １３・・・半導体装置の層間絶縁膜の端部１４・・・半
導体装置の配線金属膜の端部１５・・・パッジベージ璽
ン膜 １Ｂ・・・切り込み、 １７・・・金属膜層１
８・・・非晶質な合金層、１９・・・溝特許出願人
沖電気工業株式会社ｌδ ｆｆ：４乙會物牛導俸基半、！ ／２ニスクライア
゛ライン１３コ牛４体琴信【の層間側陣参膝の滅１印ｆ
４：中船憧！のし峰奮＾褥炙の塙卯 ｆ７゛奮為膜 １８：非晶貿ダ合食層 １２：溝本
＃ｌ１７１ｔ＝係令工佇田 第１図 １５：ノψ・１シへ−シ冒ン１１ １６ ： ｔｖり
Δみイ（発Ｑ ｌ：イｌｋラ エ４Ｄロ 第１図 ｄしｉｏスフライフ゛フィン＠ｉｓウェハ断■■第２図
・ 手続補正書 昭和６１年７月２４日
Claims (1)
- （１）化合物半導体基板上に多数形成された半導体装置
を有する半導体ウェハを個々のチップに分割するに当り
、 スクライブラインに該当する基板面領域の少なくとも一
部分に金属膜を一層以上形成する工程と、 該基板と該基板上に形成した該金属膜とを熱処理して、
該金属膜下の基板領域に非晶質層を形成する工程と、 該非晶質層上から分割手段により切り込みを形成して個
々のチップに分割する工程と を具えたことを特徴とする半導体ウェハのチップ分割方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091659A JPS61251052A (ja) | 1985-04-27 | 1985-04-27 | 半導体ウエハのチツプ分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091659A JPS61251052A (ja) | 1985-04-27 | 1985-04-27 | 半導体ウエハのチツプ分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251052A true JPS61251052A (ja) | 1986-11-08 |
Family
ID=14032621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091659A Pending JPS61251052A (ja) | 1985-04-27 | 1985-04-27 | 半導体ウエハのチツプ分割方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251052A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017512A (en) * | 1989-07-27 | 1991-05-21 | Mitsubishi Denki Kabushiki Kaisha | Wafer having a dicing area having a step region covered with a conductive layer and method of manufacturing the same |
| US7510910B2 (en) | 2003-09-26 | 2009-03-31 | Sony Corporation | Semiconductor device and production method thereof |
| JP2016063042A (ja) * | 2014-09-17 | 2016-04-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1985
- 1985-04-27 JP JP60091659A patent/JPS61251052A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5017512A (en) * | 1989-07-27 | 1991-05-21 | Mitsubishi Denki Kabushiki Kaisha | Wafer having a dicing area having a step region covered with a conductive layer and method of manufacturing the same |
| US7510910B2 (en) | 2003-09-26 | 2009-03-31 | Sony Corporation | Semiconductor device and production method thereof |
| JP2016063042A (ja) * | 2014-09-17 | 2016-04-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
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