JPS6387743A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6387743A
JPS6387743A JP61234086A JP23408686A JPS6387743A JP S6387743 A JPS6387743 A JP S6387743A JP 61234086 A JP61234086 A JP 61234086A JP 23408686 A JP23408686 A JP 23408686A JP S6387743 A JPS6387743 A JP S6387743A
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JP
Japan
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wafer
recessed
semiconductor
scribe
scribe streets
Prior art date
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Pending
Application number
JP61234086A
Other languages
English (en)
Inventor
Yukio Higuchi
幸雄 樋口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS6387743A publication Critical patent/JPS6387743A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting

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  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特にウェハの
ベレットへのダイシング技術に関するものである。
〔従来の技術〕
第４図は従来のウェハプロセスを完了した半導体ウェハ
を示し、図において、１は半導体素子であり、２は半導
体素子１を個々に分割するためのスクライブストリート
である。
第５図は第４図の部分拡大断面図であり、図において、
３．　４．　５は半導体素子１の一部であり、３はＰ形
、Ｎ形等の不純物の拡散層であり、４は絶縁等のための
酸化膜であり、５は外部へ導出するため等の電極である
。
第６図は第４図の半導体ウェハを個々に分割するために
ダイシング・ソー（図示せず）にてスクライブストリー
ト２を切断した状態を示す部分拡大図、第７図は第６図
の断面図である。両図において、６はダイシング・ソー
にてスクライブストリート２を切削することにより形成
された溝であり、７は切削時に発生した半導体素子１の
カケである。
次に動作について説明する。
半導体装置製造過程においては、ウェハ上の半導体素子
１を個々に分割するに当り、ウェハの素子境界部スクラ
イブストリート２にダイシング・ソー等により切り溝６
を入れる工程があるが、この時、ダイシング・ブレード
（ウェハ切削刃）の状態及び切削スピード等によっては
ウェハ切削時にカケ７が発生する場合がある。このカケ
７は、時には第７図に示すように酸化膜４．拡散層３に
まで及ぶことがあるため、これは半導体素子の特性劣化
を生ずることとなる。
〔発明が解決しようとする問題点〕
以上のような従来の方法では、ダイシング時に、カケ７
が発生すると特性劣化及び信鯨性上問題があり、このた
め後工程で全数検査したり、又カケ７が発生しても問題
にならない様にスクライブストリート幅をウェハマスク
設計時に広げておく必要があった。またこのためウェハ
１枚当りの素子数が減少するという問題点もあった。
この発明は上記のよう沓従来のものの欠点に鑑とを目的
としている。
〔問題点を解決するための手段〕 この発明に係る半導体装置の製造方法は、素子境界部の
スクライブストリートの表面をウェハプロセス工程でプ
ラズマエツチング法等により梨地化するようにしたもの
である。
〔作用〕
この発明においては、スクライブストリート表面を梨地
にすることにより、スクライブストリート手切断時にカ
ケを発生させることなく、該切断を行なうことが可能と
なる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図ないし第３図は、この発明の一実施例による半導
体装置の製造方法を説明するための図で、１〜６は従来
の半導体装置と同一のものである。
第１図において、８はスクライブストリート表面にプラ
ズマエツチング法等により微少の凹凸を設は梨地にした
ものである。
第２図は、梨地化したスクライブストリート８をダイシ
ング・ソー等により切断した状態を示す平面拡大図であ
る。
第３図は第２図の拡大断面図である。
次に本実施例の方法のダイシング方法について説明する
。
本実施例方法では、まず半導体ウェハの素子境界部スク
ライブストリートを、ウェハプロセス工程においてこれ
にプラズマエツチング等により微少の凹凸を入れること
により梨地化する。そしてこの半導体ウェハを個々の素
子に分割するためダ・イシング・ソー等により切り溝を
入れる場合、従来のシリコンウェハでは結晶軸に沿って
カケが成長して大きくなり、第７図に示したように拡散
層３、酸化膜４までカケ７が入り特性劣化を招くことに
なるが、本実施例方法ではスクライブストリートに微少
の凹凸を入れ梨地化しているので、例えば上記梨地化に
よる凹部には残留歪があり、このため切削時にカケ７が
発生してもこのカケは凹部で止まってしまい、第３図に
示したように、このカケが拡散層３．酸化膜４まで成長
することは無くなり、特性劣化もなくなる。
〔発明の効果〕
以上のように、この発明に係る半導体装置の製造方法に
よれば、スクライブストリート表面に、微少の凹凸を設
は梨地化することにより、切断時のカケの発生を無（す
ることができ、高信鯨性の半導体装置が得られる。又カ
ケの発生が無くなることにより、スクライブストリート
幅を従来より減少することが可能になり、ウェハ１枚当
たりの素子数を増加することができ、安価な半導体装置
が得られる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体装置の製造方
法を説明するための部分平面図、第２図は第１図のウェ
ハをダイシングした状態を示す部分拡大平面図、第３図
は第２図の断面図、第４図は°従来の半導体ウェハを示
す平面図、第５図は第４図の部分拡大断面図、第６図は
従来ウェハのダイシング完了した状態を示す部分拡大図
、第７図は第６図の拡大断面図である。 １・・・半導体素子、２・・・スクライブストリート、
３・・・拡散層、４・・・酸化膜、５・・・電極、６・
・・溝、７・・・カケ、８・・・梨地化したスクライブ
ストリート。

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板の表面に素子間に表面を梨地化したス
    クライブストリートを設けて複数の半導体素子を配列形
    成し、該梨地化したスクライブストリートに沿って半導
    体素子を個々に分割することを特徴とする半導体装置の
    製造方法。
  2. （２）上記スクライブストリートの表面の梨地化はプラ
    ズマエッチング法により行なうことを特徴とする特許請
    求の範囲第１項記載の半導体装置の製造方法。
JP61234086A 1986-09-30 1986-09-30 半導体装置の製造方法 Pending JPS6387743A (ja)

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