JPS61204736A - マルチビツト加算器 - Google Patents

マルチビツト加算器

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JPS61204736A
JPS61204736A JP61047173A JP4717386A JPS61204736A JP S61204736 A JPS61204736 A JP S61204736A JP 61047173 A JP61047173 A JP 61047173A JP 4717386 A JP4717386 A JP 4717386A JP S61204736 A JPS61204736 A JP S61204736A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、一般的にはディジタル・コンピュータに使用
される回路に関し、更に詳細には大規模集積（ＬＳＩ）
回路を使用するディジタル・コンピュータにおいて加算
器又は減算器として作動し得る集積回路に関する。
（背景技術） ＬＳＩの発達に従って、ディジタル・コンピュータにお
ける主要サブアセンブリの動作速度な最高にし、そのサ
ブアセンブリが必要に応じて異なる演算機能を遂行し得
ることがますます重要になってきた。本願と同一の出願
人の昭和６０年１１月１日に出願された特願昭６０−２
４６１１０号「マルチビット・ディジタル加算器」には
、３２ビツトの数値の改良された刃口算器が開示されて
いる。この加算器は、既知のどの加算器よりも高速であ
るが、最大長の数値の加算をする適用例に最も有効であ
る。即ち、短い数値、例えば２又は４ビツトの数値が加
算される場合、前記出願に開示された回路は、２つの３
２ビツトの数値を刀口算するのに必要となる時間と同じ
動作時間が必要となる。更に、前記出願の回路は、加算
にのみ使用され、他の共通の手順、例えば減算には使用
することができない。
（発明の概要） 前述の如き技術背景に鑑み、本発明の第１の目的は、必
要に応じて数値の加算又は減算を行い得るＬＳＩ回路を
提供することである。
本発明の他の目的は、異なる長さの数値が最も有効に処
理されるＬＳＩ回路を提供することである０ 本発明の前記目的は、数値の加算又は減算を行うよう相
互接続される既知の２ビツト加算器を使用するＬＳＩ回
路によって達成され、２ビット刀口算器の各々は関連の
論理回路網からの信号によって制御され、その論理回路
網は作動される２ビツト加算器の数を常に決定し、作動
される２ビツト加算器の動作モート１を決定して、異な
る長さの数値が所望通り刀口算又は減算される。
（実施例の説明） 本発明を以下実施例に従って詳細に説明する。
図面を詳細に参照する前に、マルチビット加算器に使用
されるすべての加算器段には、３つの入力（７１０算さ
れるべきビットＡ及びＢとキャリイ・イン信号（、ＩＮ
　）と、２つの出力（和信号Ｓ及びキャリイ・アウト信
号Ｃ０ＵＴ）と、があることを述べておく。複数（ここ
ではＮ／２）の２ビツト加算器段が結合されてマルチビ
ット刃口算器を形成するとき、最下位段のキャリイ・ア
ウト信号は次に下位の段へのキャリイ・イン信号となる
という具合に続いて最後に最上位段へのキャリイ・イン
信号が得られる。２つの２進数の減算（Ａ−Ｂ）は、被
減数（Ａ）と減数（Ｂ）の「２の補数」との算術和によ
って達成され、ここで２進数Ｂの「２の補数」は補数プ
ラス１（Ｂ＋１）で定義される。
ここで第１図を参照すると、図示の刃口算器／減算器１
０１は、既知の２ビツト加算器回路に加えて、排他的Ｏ
Ｒゲート１１１，１１２　　と論理回路網１３．．１３
２　　を含んでいる。排他的ＯＲゲート　１）１，１１
２　　は、図示の如＜Ｂｔ及びＢ２人力信号と加算／減
算（Ａ／Ｓ）制御信号とに応答する。Ａ／Ｓ制御信号が
論理レベルｒｏｂ（７１０算を意味する）のとき、排他
的ＯＲゲー）１１１゜１１２の出力はＢ　１　＋　Ｂ　
２人力信号と同じになる。
Ａ／Ｓ制御信号が論理レベル「１」（減算を意味する）
にあるとき、排他的ＯＲゲートの出力はＢｌ、Ｂ２人力
信号の「２の補数」となる。
Ａ／Ｓ制御信号は、またフィールド長制御信号（Ｚ）と
ともに同じ構成の制御論理回路網１３１゜１３２に刃口
えられる。
ここで簡単に第２図を参照すると、制御論理回路網の１
つ、ここでは論理回路網１．３１が示され、該回路網は
２及びＡ／Ｓ制御信号に加えて、キャリイ・イン（ｃＩ
Ｎ）入力（第１図におけるその時のキャリイ・アウトＣ
０ＵＴ２と同じ）を受ける。
論理回路網１３１は、インバータ１５、トランスミッシ
ョン・ゲート１７、ＮＡＮＤゲート１９、ＮＯＲゲート
２１、ｐチャンネル電界効果トランジスタＦＥＴ　Ｐ　
１及びｎチャンネルＦ’ＥＴＮＩから成り、それらは表
Ｉに従ってキャリイ・アウトＣ０ＵＴ出力を供給するよ
うに配置される。
表　　　Ｉ Ｚ　　Ａ／Ｓ　　Ｃ０ＵＴ ｏ　　ＯＣｌＮ ０　１　　ＣＩＮ 表Ｉから、フィールド長制御信号２が論理レベル「０」
のトキ、トランスミッション・ゲート１７は、加算／減
算（Ａ／Ｓ　”）制御信号の状態にかかわらず、キャリ
イ・インＣＩＮ入力をキャリイ・アラ）　ｃｏｕ’ｒ出
力として通過させる。これが制御論理回路網の通常の動
作モードで、そのキャリイ信号はＮビット加算器／減算
器の連続する２ビット段を伝搬することが可能となる。
フィールド長制御信号Ｚが論理レベル１のとき（フィー
ルド長が変えられるべきであり、２つの新しいディジタ
ル数が加算器／減算器の次の２ビット段で、加算又は減
算されることを意味する）、その新しいディジタル数が
加算されるべきか又は減算されるべきかによってキャリ
イ・アラ）　Ｃ０ＵＴ出力が夫々論理レベルＯ又は論理
レベル１にセットされる。
そして、フィルド長制御信号２が論理レベル１のとキ、
トランスミッション・ゲート１７は動作禁止され、ＦＥ
Ｔ　ＰＩ又はＦＥＴ　ＮｌのいずれかがＯＮとなり（Ａ
／Ｓ制御信号の状態によって）、ＣＯＵＴ出力信号を供
給する。Ｚ制御信号が論理レベル１でＡ／Ｓ制御信号が
論理レベル０のとき、ＮＯＲゲート２１は、論理レベル
１を与えてＦＥＴ　ＮｌをＯＮにし論理レベル０をＣＯ
ＵＴ出力として供給する。一方、Ｚ及びＡ／Ｓ制御信号
が論理レベル１のとき、ＮＡＮＤゲート１９は、論理レ
ベル０を与えてＦＥＴ　ＰＩをＯＮにし論理レベル１を
ＣＯＵＴ出力として供給する。
ここで再び第１図を参照すると、排他的ＯＲゲート１１
．．１１２　　からの出力信号は、図示の如く排他的Ｏ
Ｒゲート２３１，２３２　に加えられ、夫々ＡＩ及びＡ
２人力と結合される。排他的ＯＲゲート１１１からの出
力信号は、またインバータ２５Ａによって反転され、キ
ャリイ発生回路２７Ａ、２９Ａに対するＢ１■Ａ／Ｓ制
御信号を形成し、それと同時に排他的ＯＲゲート１１２
からの出力信号はインバータ２５Ｂで反転されキャリイ
発生回路２７Ｂ、２９Ｂに対するＢ２■Ａ／Ｓ制御信号
を形成する。同様に、ＡＩ及びＡ２人力はインバータ２
８Ａ、２８Ｂで反転される。排他的ＯＲゲート２３１，
２３２　　からの出力信号は、夫々（ａ）排他的ＯＲゲ
ート３１１，３１２　　に対する入力信号として、そし
て（ｂ）キャリイ発生回路２７Ａ、２９Ａ及び２７Ｂ、
２９Ｂに対する制御信号として供給される。Ｂ１及びＢ
２人力かとを除き、キャリイ発生回路２７Ａ、２９Ａは
本願と同一の出願人の昭和６０年１１月１日に出願され
た！ＴｆＭ昭６０−２４６１１１号「マルチビット・デ
ィジタル加算器」に示されるものと同じである。
キャリイ発生回路２７Ａには論理１レベルの固定された
キャリイ・インＣＩＮ入力が与えられ、キャリイ発生回
路２９Ａは論理Ｏレベルの固定ＣＩＮ　入力を有し、そ
れによって刀Ω算器／減算器１０１　力旬ロ算モードに
あるとき（即ち、Ａ／Ｓ制御信号は論理レベル０にセッ
トされる）、夫々表■及び表■に従って動作する。
表　　　■ 表　　　層 ｏｏｏｏｏｏ。
また、加算器／減算器１０１が減算モードにあるとき（
即ち、Ａ／Ｓ制御信号が論理レベル１にセットされると
き）、キャリイ発生回路２７Ａ。
２９Ａは夫々次の表■及びＶに従って動作する。
表　　■ 、　　表　　　■ キャリイ発生回路２７Ａのキャリイ・アウトＣ０ＵＴＩ
出力は、キャリイ発生回路２７Ｂ及びトランスミッショ
ン・ゲート３３１への入力として与えられる。同様に、
キャリイ発生回路２９Ａのキャリイ・アウトＣ０ＵＴＩ
　　出力（アステリスクは論理レベルＯの入力でキャリ
イ連鎖が始まることを表わす）は、キャリイ発生回路２
９Ｂとトランスミッション・スイッチ３３２０両方の入
力として与えられる。キャリイ発生回路２７Ｂ、２９Ｂ
はここではキャリイ発生回路２７Ａ、２９Ａと同一で、
それらの加算モードにおける動作は表■及び表■に、減
算モードにおける動作は表■及び表■に示される。
キャリイ発生回路２７Ｂのキャリイ・アウト出力Ｃ０Ｕ
Ｔ２は、非反転増幅器３５１を通して制御論理回路網１
３．に送られ、またトランスミッション・スイッチ３７
１への入力としても与えられる。同様に、キャリイ発生
回路２９Ｂからのキャリイ・アウト出力Ｃ０ＵＴ２　は
、非反転増幅器３５２を通して制御論理回路網１３２に
送られ、またトランスミッション・スイッチ３７２への
入力としても与えられる。
ここで、刀ｎ算器／減算器１０１は一対のマルチビット
数（ＡＮ及びＢＮ）の２つの最下位ビットに対して動作
し、Ａ／Ｓ制御信号はキャリイ・インＣＩＮ入力として
利用されることに注目すべきである。このことは、キャ
リイ発生回路２７Ａ。
２７Ｂ及び関連のゲートはＡ／Ｓ制御信号が論理レベル
０にあるとき動作せず、キャリイ発生回路２９Ａ、２９
Ｂが動作することを意味する。加算モードにあるとき（
即ち、Ａ／Ｓ制御信号が論理レベルＯにセットされると
き）、排他的ＯＲゲート３１１はＡｌ■Ｂｌ■Ａ／Ｓ■
ＣＩＮとして表わすことのできるＳｌ出力信号を形成す
るように作動し、排他的ＯＲゲート３１２はＡ２■Ｂ２
■Ａ／Ｓ■Ｃ０ＵＴＩとして表わすことのできるＳ２出
力を形成するように作動する。Ｓ２出力に関連するキャ
リイ・アウト出力ＣＯ［ＪＴ２　　は、トランスミッシ
ョン・スイッチ３７２及びバッファ増幅器３９を通して
与えられる。Ｃ０ＵＴ２出力は、また増幅器３５２）制
御論理回路網１３２（フィールド長制御信号２は論理レ
ベル１にセットされていないと仮定する）、及びトラン
スミッション・スイッチ４１２を通して、次に続く２ビ
ット段（図示せず）にキャリイ・イン入力として送られ
る。加算器／減算器５０のすべての後続段において、Ａ
／Ｓ制御信号はキャリイ・イン入力に結合されず、故に
各後続段からの和（及び差）出力は、前の段からのキャ
リイ・イン（ボロウ・イン）によって決定される。
前述したように、２つのマルチビット２進数の差（Ａ−
Ｂ）が必要なときは、被減数（Ａ）と減数（Ｂ）の２の
補数との算術和によって達成される。ここで、減算モー
ドにおいて（即ち、Ａ／Ｓ制御信号が論理レベル１にセ
ットされるとき）、排他的ＯＲゲー）　１１．．１１２
は夫々Ｂｌ及びＢ２人力の補数を形成するように作動し
、そしてキャリイ発生回路２７Ａ、２９Ａが動作可能状
態になる。
ここで第３図を参照すると、２ビツト加算器／減算器が
結合してＮビット加算器／減算器５０を形成する態様が
示される。２ビツト加算器／減算器段１０１〜ＩＯＮ／
２の各々は２ピツ）７ＪＤ算器／減算器１０１（第１図
）と同一である。ここで、キャリイ・イン人力ＣＩＮ　
は加算器／減算器５０に訓えられるように示されていな
いが、ＡＺＳ制御信号が最下位ビットに対しキャリイ・
イン（ボロウ・イン）入力として作用する。フィールド
長制御信号ｚｏ−ｚＮ−ｔ　　は加算器／減算器５０の
各２ビット段に加えられる。刃口算器／減算器５０のフ
ィールドは、新しいワードの開始する前の２ビット段に
おいて制御信号Ｚを論理レベル１にセットすることによ
って制御される。制御信号Ｚのレベルは各段で変えるこ
とができ、またキャリイ・アウト信号は各段で利用でき
るので、加算器／減算器５０の異なる部分を使用してＮ
よりも少ない数のビットを有する数を加算（又は減算）
することが可能となる。例えば、加算器／減算器５０の
下位の半分を最高Ｎ／２ビツトを有する２つの数を加算
（又は減算）するのに使用することができ、それと同時
に加算器／減算器５０の上位の半分を２つの異なる数を
加算（又は減算）するのに使用することができる。その
ような動作を達成するため、２制御信号は第１及び（Ｎ
／４−１）段で論理レベル１にセットされ、他のすべて
の段で２信号は論理レベルＯにセットされる。
本発明を好適実施例に従って説明したが、本発明の範囲
内で他の実施例が可能であることは当業者には明らかで
ある。
【図面の簡単な説明】
第１図は周知の２つのビット加算器と本発明による関連
の論理回路網との簡略化した回路図であるＯ 第２図は第１図に示す回路網の一例を示す回路図である
。 第３図はｒＮＪビットの加算器（又は減算器）の形成法
を示す簡略化したブロック図である。 （符号説明） １３、．１３２　：制御論理回路網 Ａ／Ｓ　：　７１０算／減算制御信号 Ｚ：フィールド長制御信号 １７：トランスミッション・ゲート ２７Ａ、２７Ｂ、２９Ａ、２９Ｂ：キャリイ発生回路（
外５名）

Claims (3)

    【特許請求の範囲】
  1. （１）各々がＮビット（Ｎは２より大きい数）を有する
    ２つのディジタル数を接続された複数の段で加算するこ
    とができ、適正なキャリイ信号が段から段へ伝達される
    マルチビット加算器において、 （ａ）論理１又は論理０のいずれかのレベルを有する第
    １信号に応答して、前記複数の段のうちの選択された段
    を電気的に分離して、各々がＮビットよりも少ないビッ
    ト数を有する少なくとも４つのディジタル数を同時に処
    理させる第１制御回路と、 （ｂ）論理１又は論理０のいずれかのレベルを有する第
    ２信号に応答して前記複数の段の各々に与えられるビッ
    トのうちの１つを２の補数に変換して、複数の段の各々
    の加算の結果が与えられたビットの１つの他のビットか
    らの減算となるようにする第２制御回路と、 から構成されるマルチビット加算器。
  2. （２）特許請求の範囲第１項記載の加算器において、第
    １制御回路がトランスミッション・ゲートから成り、該
    ゲートは前記第１信号のレベルに応答して、その第１信
    号が論理０レベルにあるときキャリイ信号を段から段に
    通過させ、第１信号が論理１レベルにあるときキャリイ
    信号が段から段に通過するのを禁止する、マルチビット
    加算器。
  3. （３）特許請求の範囲第２項記載の加算器において、第
    ２制御回路が、 （ａ）ＮＡＮＤゲート及び排他的ＮＯＲゲートであつて
    、第１及び第２信号に応答して第１信号が論理１レベル
    にあるときにのみ、第２信号の論理レベルを表わす論理
    信号を各段のどちらか一方が発生するＮＡＮＤゲート及
    び排他的ＮＯＲゲートと、 （ｂ）その制御電極が前記ＮＡＮＤゲートの出力に接続
    されるｐチャンネルＦＥＴ及びその制御電極が前記排他
    的ＮＯＲゲートの出力に接続されるｎチャンネルＦＥＴ
    であつて、電源とグランドとの間に接続され、第１信号
    が論理１レベルにあるときそのいずれかが導通するｐチ
    ャンネルＦＥＴ及びｎチャンネル ＦＥＴと、 （ｃ）前記トランスミッション・ゲートの出力をｐチャ
    ンネル及びｎチャンネルＦＥＴの結合点に接続する装置
    と、 から成るマルチビット加算器。
JP61047173A 1985-03-04 1986-03-04 マルチビツト加算器 Granted JPS61204736A (ja)

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US708185 1985-03-04
US06/708,185 US4707800A (en) 1985-03-04 1985-03-04 Adder/substractor for variable length numbers

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JPS61204736A true JPS61204736A (ja) 1986-09-10
JPH0479013B2 JPH0479013B2 (ja) 1992-12-14

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JP (1) JPS61204736A (ja)
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