JPS61248642A - レジスタリセツト回路 - Google Patents
レジスタリセツト回路Info
- Publication number
- JPS61248642A JPS61248642A JP60090105A JP9010585A JPS61248642A JP S61248642 A JPS61248642 A JP S61248642A JP 60090105 A JP60090105 A JP 60090105A JP 9010585 A JP9010585 A JP 9010585A JP S61248642 A JPS61248642 A JP S61248642A
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- JP
- Japan
- Prior art keywords
- circuit
- reset
- terminal
- value
- data
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
レジスタリセット回路をマスクスライス型LSIを用い
て構成する際、リセット信号に応じてリセット端子なし
のフリップフロップ(以下FFと省略する)のデータ端
子を強制的にOにしてクロックを加える様にしたので、
この回路のベーシック・セルの値を小さくする事ができ
た。
て構成する際、リセット信号に応じてリセット端子なし
のフリップフロップ(以下FFと省略する)のデータ端
子を強制的にOにしてクロックを加える様にしたので、
この回路のベーシック・セルの値を小さくする事ができ
た。
例えば、加入者線終端装置DSUに使用されるレジスタ
リセット回路の改良に関するものである。
リセット回路の改良に関するものである。
近年、各種回路のLSI化が進められているが開発期間
の短縮、開発費の削減等の理由からマスクスライス型L
SIを用いてこれを行う場合がある。
の短縮、開発費の削減等の理由からマスクスライス型L
SIを用いてこれを行う場合がある。
一般に、マスクスライス型LSI は例えば1000個
程度0論理素子が予め形成され、各論理素子間の接続は
顧客の要求によって行われる。そして、回路設計の参考
にする為、例えば4個のトランジスタで構成されるゲー
トのベーシックセルの値(BCと省略する)を1とし、
例えばゲートは1.リセット端子材FFは7.リセット
端子なしFFは6と決め、回路設計者の便宜をはかる為
に各種回路の8C値はマニュアル等で公表されている。
程度0論理素子が予め形成され、各論理素子間の接続は
顧客の要求によって行われる。そして、回路設計の参考
にする為、例えば4個のトランジスタで構成されるゲー
トのベーシックセルの値(BCと省略する)を1とし、
例えばゲートは1.リセット端子材FFは7.リセット
端子なしFFは6と決め、回路設計者の便宜をはかる為
に各種回路の8C値はマニュアル等で公表されている。
そこで、マスクスライス型LSIの種類が決まれば総B
Cの値が決まり、これを個々の回路に分配し、回路設計
の際には要求された電気特性とこの分配されたBCの値
以下になる様にしなければならない。
Cの値が決まり、これを個々の回路に分配し、回路設計
の際には要求された電気特性とこの分配されたBCの値
以下になる様にしなければならない。
これにより、同一のLSIの場合は余った論理素子を用
いて別の機能を収容する事が出来たり、又は1ランク下
のLSIを用いる事ができるのでコストダウンになる。
いて別の機能を収容する事が出来たり、又は1ランク下
のLSIを用いる事ができるのでコストダウンになる。
即ち、レジスタリセット回路をマスクスライス型LSI
で構成する時も出来るだけ論理素子の数を削減してBC
の値の小さい回路構成にする必要がある。
で構成する時も出来るだけ論理素子の数を削減してBC
の値の小さい回路構成にする必要がある。
第4図はレジスタリセット回路の従来例の回路図を、第
5図は第4図のタイムチャートを示す。
5図は第4図のタイムチャートを示す。
尚、第4図はリセット端子付きFFを用いた回路図で、
第5図の左側の記号は第4図の同じ記号の部分の波形を
示す。
第5図の左側の記号は第4図の同じ記号の部分の波形を
示す。
そこで、第5図を参考にして第4図の動作を説明する。
第4図において、ナンド回路2にクロックCKの反転さ
れたもの鷲と、書込み信号LOADが加えられる(第5
図cK、E 、LOAII参照)が、共にハイの時にナ
ンド回路2から出力が出る。そして、この出力の立上り
でFFI・・はそれぞれ対応するデータを書込む(第5
図NAND、 FF参照)。しかし、ある時点でリセッ
ト信号(第5図RESET参照)が各FF1のリセット
端子に加えられると書込んだデータは0となる(第5図
FF参照)。
れたもの鷲と、書込み信号LOADが加えられる(第5
図cK、E 、LOAII参照)が、共にハイの時にナ
ンド回路2から出力が出る。そして、この出力の立上り
でFFI・・はそれぞれ対応するデータを書込む(第5
図NAND、 FF参照)。しかし、ある時点でリセッ
ト信号(第5図RESET参照)が各FF1のリセット
端子に加えられると書込んだデータは0となる(第5図
FF参照)。
尚、データは並列に対応するFFに加えられるので、並
列数が増えるとFFの数も増える。
列数が増えるとFFの数も増える。
第4図と同し回路構成でリセット端子付きFFを例えば
16個使用したレジスタリセット回路のBCの値はFF
が7.ナントゲートが1だから全部で113となるが、
この値はFFの数が増えるとそれに対応して増加する。
16個使用したレジスタリセット回路のBCの値はFF
が7.ナントゲートが1だから全部で113となるが、
この値はFFの数が増えるとそれに対応して増加する。
そこで、FFの数が増えてもこの回路に分配されたBC
の値を出来るだけ満足させる事ができる様に、3
、。
の値を出来るだけ満足させる事ができる様に、3
、。
BCの値の小さい回路構成のものにしなければならない
と云う問題点がある。
と云う問題点がある。
上記の問題点は、第1図の本発明の原理ブロック図に示
す様に、書込み信号又はリセ・ノド信号のいずれか一方
の信号が入力した時に交番符号を発生して、リセット信
号なしのフリップフロップのクロック端子に加える交番
符号発生回路3及び、該リセ丹信号が入力した時あみ0
を、該フリ・ノブフロップ5のデータ端子に加える切替
回路4とから構成された本発明のレジスタリセット回路
により解決される。
す様に、書込み信号又はリセ・ノド信号のいずれか一方
の信号が入力した時に交番符号を発生して、リセット信
号なしのフリップフロップのクロック端子に加える交番
符号発生回路3及び、該リセ丹信号が入力した時あみ0
を、該フリ・ノブフロップ5のデータ端子に加える切替
回路4とから構成された本発明のレジスタリセット回路
により解決される。
本発明は、書込み信号LOAD又はリセット信号RES
ETのいずれか一方の信号が入力した時に交番符号発生
回路3で交番符号を発生させ、この交番符号はBC値の
小さなリセット端子なしのFF5の端子(Jにクロック
として加え、リセット信号11EsETが入力した時は
全てOFFの端子りにOが、入力しない時は切替回路4
の出力インピーダンスがハイになりデータバスからデー
タが加わる様にした。
ETのいずれか一方の信号が入力した時に交番符号発生
回路3で交番符号を発生させ、この交番符号はBC値の
小さなリセット端子なしのFF5の端子(Jにクロック
として加え、リセット信号11EsETが入力した時は
全てOFFの端子りにOが、入力しない時は切替回路4
の出力インピーダンスがハイになりデータバスからデー
タが加わる様にした。
そこで、BCの値が小さなレジスタリセット回路が得ら
れた。
れた。
(実施例)
第2図は本発明の実施例の回路図を、第3図は第2図の
グイムチヤードを示す。
グイムチヤードを示す。
尚、第3図の左側の記号は第2図の同じ記号の部分の波
形を示すが、第3図を参照しながら第1図の動作を説明
する。
形を示すが、第3図を参照しながら第1図の動作を説明
する。
先ず、クロックCKの反転されたものCMがナンド回路
3−2に加えられる(第3図CK、CK参照)。
3−2に加えられる(第3図CK、CK参照)。
リセット信号RESETが入力されないと、バス・ドラ
イバー4−1の出力側はハイ・インピーダンスになりF
Fとの接続が断となり、ナンド回路3−2に加えられる
書込み信号LO^Dと酉によりFF5・・はデータバス
からのデータを書込む(第3図DRIVER。
イバー4−1の出力側はハイ・インピーダンスになりF
Fとの接続が断となり、ナンド回路3−2に加えられる
書込み信号LO^Dと酉によりFF5・・はデータバス
からのデータを書込む(第3図DRIVER。
NAND出力、FFの前半参照)。
リセット信号17EsETが入力されると、バス・ドラ
イバー4−1が動作して0がデータバスに出力される。
イバー4−1が動作して0がデータバスに出力される。
又、CKとRP、SETが1,10時にナンド回路3−
2の出力は0に、■、0の時にナンド回路3−2の出力
は1となるので、ナンド回路3−2の出力は交番符号を
出力するが、この出力の立上りでデータバス上に出力さ
れた0がFF5・・に入力されてFFはりセントされる
(第3図RR5ET 、DI?IVEl? 、NANr
l 、PFの後半参照)。
2の出力は0に、■、0の時にナンド回路3−2の出力
は1となるので、ナンド回路3−2の出力は交番符号を
出力するが、この出力の立上りでデータバス上に出力さ
れた0がFF5・・に入力されてFFはりセントされる
(第3図RR5ET 、DI?IVEl? 、NANr
l 、PFの後半参照)。
即ち、リセット信号RESETが入力しない時はデータ
バスよりのデータが、リセット信号が入力した時はOが
FFに加えられる。
バスよりのデータが、リセット信号が入力した時はOが
FFに加えられる。
尚、この回路構成のBCの値を求めると(FFの数は従
来例と同じとする)、 フリップフロップ 16X6 =96バス・ド
ライバ l X5 = 5インバータ
l Xo、5 =0.5ナンド、オアゲー
ト 2 XI =2合計 1
03.5 従来の113に比して約10低下する。
来例と同じとする)、 フリップフロップ 16X6 =96バス・ド
ライバ l X5 = 5インバータ
l Xo、5 =0.5ナンド、オアゲー
ト 2 XI =2合計 1
03.5 従来の113に比して約10低下する。
尚、本発明の回路はFFが7個以上の時は従来例よりも
BGの値が小さくなりLSI化の際に有利となる。
BGの値が小さくなりLSI化の際に有利となる。
以上詳細に説明した様に、本発明の回路構成にする事に
よりFFが7個以上の場合はBCの値が従来よりも小さ
くなると云う効果がある。
よりFFが7個以上の場合はBCの値が従来よりも小さ
くなると云う効果がある。
第1図は本発明の原理ブロック図、
第2図は本発明の実施例の回路図、
第3図は第2図のタイムチャート、
第4図は従来例の回路図、
第5図は第4図タイムチャートを示す。
図において、
3は交番符号発生回路、4は切替回路、5はFPを示す
。
。
Claims (1)
- 【特許請求の範囲】 書込み信号又はリセット信号のいずれか一方の信号が入
力した時に交番符号を発生して、リセット端子なしのフ
リップフロップ(5)のクロック端子に加える交番符号
発生回路(3)及び、 該リセット信号が入力した時のみ、0を該フリップフロ
ップのデータ端子に加える切替回路(4)とから構成さ
れた事を特徴とするレジスタリセット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60090105A JPS61248642A (ja) | 1985-04-26 | 1985-04-26 | レジスタリセツト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60090105A JPS61248642A (ja) | 1985-04-26 | 1985-04-26 | レジスタリセツト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61248642A true JPS61248642A (ja) | 1986-11-05 |
Family
ID=13989237
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60090105A Pending JPS61248642A (ja) | 1985-04-26 | 1985-04-26 | レジスタリセツト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61248642A (ja) |
-
1985
- 1985-04-26 JP JP60090105A patent/JPS61248642A/ja active Pending
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