JPS61248642A - レジスタリセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 レジスタリセット回路をマスクスライス型ＬＳＩを用い
て構成する際、リセット信号に応じてリセット端子なし
のフリップフロップ（以下ＦＦと省略する）のデータ端
子を強制的にＯにしてクロックを加える様にしたので、
この回路のベーシック・セルの値を小さくする事ができ
た。

〔産業上の利用分野〕

例えば、加入者線終端装置ＤＳＵに使用されるレジスタ
リセット回路の改良に関するものである。

近年、各種回路のＬＳＩ化が進められているが開発期間
の短縮、開発費の削減等の理由からマスクスライス型Ｌ
ＳＩを用いてこれを行う場合がある。

一般に、マスクスライス型ＬＳＩ　は例えば１０００個
程度０論理素子が予め形成され、各論理素子間の接続は
顧客の要求によって行われる。そして、回路設計の参考
にする為、例えば４個のトランジスタで構成されるゲー
トのベーシックセルの値（ＢＣと省略する）を１とし、
例えばゲートは１．リセット端子材ＦＦは７．リセット
端子なしＦＦは６と決め、回路設計者の便宜をはかる為
に各種回路の８Ｃ値はマニュアル等で公表されている。

そこで、マスクスライス型ＬＳＩの種類が決まれば総Ｂ
Ｃの値が決まり、これを個々の回路に分配し、回路設計
の際には要求された電気特性とこの分配されたＢＣの値
以下になる様にしなければならない。

これにより、同一のＬＳＩの場合は余った論理素子を用
いて別の機能を収容する事が出来たり、又は１ランク下
のＬＳＩを用いる事ができるのでコストダウンになる。

即ち、レジスタリセット回路をマスクスライス型ＬＳＩ
で構成する時も出来るだけ論理素子の数を削減してＢＣ
の値の小さい回路構成にする必要がある。

〔従来の技術〕

第４図はレジスタリセット回路の従来例の回路図を、第
５図は第４図のタイムチャートを示す。

尚、第４図はリセット端子付きＦＦを用いた回路図で、
第５図の左側の記号は第４図の同じ記号の部分の波形を
示す。

そこで、第５図を参考にして第４図の動作を説明する。

第４図において、ナンド回路２にクロックＣＫの反転さ
れたもの鷲と、書込み信号ＬＯＡＤが加えられる（第５
図ｃＫ、Ｅ　、ＬＯＡＩＩ参照）が、共にハイの時にナ
ンド回路２から出力が出る。そして、この出力の立上り
でＦＦＩ・・はそれぞれ対応するデータを書込む（第５
図ＮＡＮＤ、　ＦＦ参照）。しかし、ある時点でリセッ
ト信号（第５図ＲＥＳＥＴ参照）が各ＦＦ１のリセット
端子に加えられると書込んだデータは０となる（第５図
ＦＦ参照）。

尚、データは並列に対応するＦＦに加えられるので、並
列数が増えるとＦＦの数も増える。

〔発明が解決しようとする問題点〕

第４図と同し回路構成でリセット端子付きＦＦを例えば
１６個使用したレジスタリセット回路のＢＣの値はＦＦ
が７．ナントゲートが１だから全部で１１３となるが、
この値はＦＦの数が増えるとそれに対応して増加する。

そこで、ＦＦの数が増えてもこの回路に分配されたＢＣ
の値を出来るだけ満足させる事ができる様に、３　　　
、。

ＢＣの値の小さい回路構成のものにしなければならない
と云う問題点がある。

〔問題点を解決するための手段〕

上記の問題点は、第１図の本発明の原理ブロック図に示
す様に、書込み信号又はリセ・ノド信号のいずれか一方
の信号が入力した時に交番符号を発生して、リセット信
号なしのフリップフロップのクロック端子に加える交番
符号発生回路３及び、該リセ丹信号が入力した時あみ０
を、該フリ・ノブフロップ５のデータ端子に加える切替
回路４とから構成された本発明のレジスタリセット回路
により解決される。

〔作用〕

本発明は、書込み信号ＬＯＡＤ又はリセット信号ＲＥＳ
ＥＴのいずれか一方の信号が入力した時に交番符号発生
回路３で交番符号を発生させ、この交番符号はＢＣ値の
小さなリセット端子なしのＦＦ５の端子（Ｊにクロック
として加え、リセット信号１１ＥｓＥＴが入力した時は
全てＯＦＦの端子りにＯが、入力しない時は切替回路４
の出力インピーダンスがハイになりデータバスからデー
タが加わる様にした。

そこで、ＢＣの値が小さなレジスタリセット回路が得ら
れた。

（実施例） 第２図は本発明の実施例の回路図を、第３図は第２図の
グイムチヤードを示す。

尚、第３図の左側の記号は第２図の同じ記号の部分の波
形を示すが、第３図を参照しながら第１図の動作を説明
する。

先ず、クロックＣＫの反転されたものＣＭがナンド回路
３−２に加えられる（第３図ＣＫ、ＣＫ参照）。

リセット信号ＲＥＳＥＴが入力されないと、バス・ドラ
イバー４−１の出力側はハイ・インピーダンスになりＦ
Ｆとの接続が断となり、ナンド回路３−２に加えられる
書込み信号ＬＯ＾Ｄと酉によりＦＦ５・・はデータバス
からのデータを書込む（第３図ＤＲＩＶＥＲ。

ＮＡＮＤ出力、ＦＦの前半参照）。

リセット信号１７ＥｓＥＴが入力されると、バス・ドラ
イバー４−１が動作して０がデータバスに出力される。

又、ＣＫとＲＰ、ＳＥＴが１，１０時にナンド回路３−
２の出力は０に、■、０の時にナンド回路３−２の出力
は１となるので、ナンド回路３−２の出力は交番符号を
出力するが、この出力の立上りでデータバス上に出力さ
れた０がＦＦ５・・に入力されてＦＦはりセントされる
（第３図ＲＲ５ＥＴ　、ＤＩ？ＩＶＥｌ？　、ＮＡＮｒ
ｌ　、ＰＦの後半参照）。

即ち、リセット信号ＲＥＳＥＴが入力しない時はデータ
バスよりのデータが、リセット信号が入力した時はＯが
ＦＦに加えられる。

尚、この回路構成のＢＣの値を求めると（ＦＦの数は従
来例と同じとする）、 フリップフロップ　　　　　１６Ｘ６　＝９６バス・ド
ライバ　　　　　　ｌ　　Ｘ５　＝　５インバータ　　
　　　　　　ｌ　Ｘｏ、５　＝０．５ナンド、オアゲー
ト　　　　２　ＸＩ　＝２合計　　　　　　　　　　１
０３．５ 従来の１１３に比して約１０低下する。

尚、本発明の回路はＦＦが７個以上の時は従来例よりも
ＢＧの値が小さくなりＬＳＩ化の際に有利となる。

〔発明の効果〕

以上詳細に説明した様に、本発明の回路構成にする事に
よりＦＦが７個以上の場合はＢＣの値が従来よりも小さ
くなると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例の回路図、 第３図は第２図のタイムチャート、 第４図は従来例の回路図、 第５図は第４図タイムチャートを示す。 図において、 ３は交番符号発生回路、４は切替回路、５はＦＰを示す
。

Claims (1)

1. 【特許請求の範囲】 書込み信号又はリセット信号のいずれか一方の信号が入
   力した時に交番符号を発生して、リセット端子なしのフ
   リップフロップ（５）のクロック端子に加える交番符号
   発生回路（３）及び、 該リセット信号が入力した時のみ、０を該フリップフロ
   ップのデータ端子に加える切替回路（４）とから構成さ
   れた事を特徴とするレジスタリセット回路。