JPS61242410A - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPS61242410A JPS61242410A JP60084313A JP8431385A JPS61242410A JP S61242410 A JPS61242410 A JP S61242410A JP 60084313 A JP60084313 A JP 60084313A JP 8431385 A JP8431385 A JP 8431385A JP S61242410 A JPS61242410 A JP S61242410A
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- JP
- Japan
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- delay
- gate
- gates
- attenuation
- highway
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、可変遅延回路に関し、特に波形劣化や振幅減
衰がなく、遅延量を微調整することができる可変遅延回
路に関するものである。
衰がなく、遅延量を微調整することができる可変遅延回
路に関するものである。
本発明は、ECL回路等の能動素子からなるゲートを複
数個直列接続し、上記複数個のゲートを信号が通過する
場合、セレクタにより通過させる段数を選択することに
より、遅延量を決定し、かつ上記ゲートの1個当りの遅
延量を制御することにより、微小調節を可能にし、小型
化、集積化を可能にするとともに、信号波形の劣化およ
び減衰をなくしたものである。
数個直列接続し、上記複数個のゲートを信号が通過する
場合、セレクタにより通過させる段数を選択することに
より、遅延量を決定し、かつ上記ゲートの1個当りの遅
延量を制御することにより、微小調節を可能にし、小型
化、集積化を可能にするとともに、信号波形の劣化およ
び減衰をなくしたものである。
従来より、遅延回路には種々の形式があり1例えばタッ
プ遅延と呼ばれる回路(インダクタンスとキャパシタン
スを用いるもの)、 あるいは入力パルス立上りまたは
立下りを利用する回路(立上りまたは立下りのパルスに
よりワンショット・マルチバイブレータを動作させるも
の)、あるいは遅延線記憶装置を用いるもの等がある。
プ遅延と呼ばれる回路(インダクタンスとキャパシタン
スを用いるもの)、 あるいは入力パルス立上りまたは
立下りを利用する回路(立上りまたは立下りのパルスに
よりワンショット・マルチバイブレータを動作させるも
の)、あるいは遅延線記憶装置を用いるもの等がある。
第3図は、従来の可変遅延回路の構成図である。
第3図では、?!子交換機の時分割ハイウェイに可変遅
延回路を接続した場合を示している。
延回路を接続した場合を示している。
lは入力ハイウエイ、2は遅延出力ハイウェイ。
3は各々固定遅延線、4−1は各遅延線を選択する入力
側セレクタ、4−2はセレクタ4−1と同期して選択す
る出力側セレクタである。
側セレクタ、4−2はセレクタ4−1と同期して選択す
る出力側セレクタである。
入力ハイウェイlを伝達してきたパルス信号は。
入力側セレクタ4−1により所定の遅延線3に接続され
る。遅延線3は、その材質により決まる伝搬遅延量(電
気長による遅延)によって、固定的に遅延される。その
遅延された出力は、出力側セレクタ4−2により選択さ
れ、遅延出力ハイウェイ2に転送される。
る。遅延線3は、その材質により決まる伝搬遅延量(電
気長による遅延)によって、固定的に遅延される。その
遅延された出力は、出力側セレクタ4−2により選択さ
れ、遅延出力ハイウェイ2に転送される。
第3図の遅延回路は、インピーダンスのミスマツチング
による波形の歪は少なく、固定遅延線の長さにより任意
の遅延量を発生することができる利点があるが、種々の
遅延量を得るために、多数のステップ数を必要とする場
合、多数の固定遅延線3が必要となり、また大きな遅延
量を必要とする場合には、遅延線3の寸法が非常に長く
なってしまい、また伝搬により信号の振幅の減衰が生じ
。
による波形の歪は少なく、固定遅延線の長さにより任意
の遅延量を発生することができる利点があるが、種々の
遅延量を得るために、多数のステップ数を必要とする場
合、多数の固定遅延線3が必要となり、また大きな遅延
量を必要とする場合には、遅延線3の寸法が非常に長く
なってしまい、また伝搬により信号の振幅の減衰が生じ
。
さらに、1回1ステツプの遅延量を決定した後は。
変更、調節ができないという欠点がある。
第4図は、第3図の遅延回路の欠点を改良した可変遅延
回路の構成図である。
回路の構成図である。
第4図において、lは入力ハイウエイ、2は遅延出力ハ
イウェイ、3は容量CとインダクタンスLとを段階状に
組合せた遅延回路、4は遅延量を調節するセレクタであ
る。
イウェイ、3は容量CとインダクタンスLとを段階状に
組合せた遅延回路、4は遅延量を調節するセレクタであ
る。
この遅延回路は、容量CとインダクタンスLを組み合せ
て1等価的に線路を形成することにより伝搬遅延を生じ
させ、その容量CとインダクタンスLの段数により、遅
延量を調節するものである。
て1等価的に線路を形成することにより伝搬遅延を生じ
させ、その容量CとインダクタンスLの段数により、遅
延量を調節するものである。
第4図の構成では、細かいステップの遅延量を多数のス
テップ数で構成することが可能であり、かつ小型化に適
する反面、インピーダンスのミスマツチングが生じ易く
、反射や波形の劣化が著しく。
テップ数で構成することが可能であり、かつ小型化に適
する反面、インピーダンスのミスマツチングが生じ易く
、反射や波形の劣化が著しく。
周波数の高い信号の遅延には適さない、また、やはり、
lステップの遅延量の変更および調節ができないという
欠点がある。
lステップの遅延量の変更および調節ができないという
欠点がある。
〔発明が解決しようとするための問題点〕このように、
従来の可変遅延回路は、信号振幅の減衰が生じ、かつ一
旦設定した後は、遅延量の調節ができないか、インピー
ダンスのミスマツチングが生じるという問題があった。
従来の可変遅延回路は、信号振幅の減衰が生じ、かつ一
旦設定した後は、遅延量の調節ができないか、インピー
ダンスのミスマツチングが生じるという問題があった。
本発明の目的は、これら従来の問題を解決し。
絹かい遅延量ステップが得られ、かつ波形の劣化や振幅
の減衰がなく、遅延ステップの量を微調節することがで
き、しかも小型で集積化に適した可変遅延回路を提供す
ることにある。
の減衰がなく、遅延ステップの量を微調節することがで
き、しかも小型で集積化に適した可変遅延回路を提供す
ることにある。
上記目的を達成するため1本発明の可変遅延回路は、能
動素子からなる複数個のゲートと、該ゲートによる遅延
ステップ数を決定するセレクタとを有し、入力パルス信
号を直列的に上記複数個のゲートを通過させる際に、上
記セレクタにより通過ゲート段数を可変的に決定するこ
とに特徴がある。
動素子からなる複数個のゲートと、該ゲートによる遅延
ステップ数を決定するセレクタとを有し、入力パルス信
号を直列的に上記複数個のゲートを通過させる際に、上
記セレクタにより通過ゲート段数を可変的に決定するこ
とに特徴がある。
本発明では、能動素子により構成されるゲートを複数段
通過した信号を選択することにより、遅延量を決定する
ことができるとともに、1ゲート当りの遅延量を制御す
る端子を備えることにより、波形の劣化や減衰がなく、
微小な遅延量を調節できる。また、簡単な制限信号によ
り、同一出力ピンに任意の遅延した信号を出力させるこ
とができ、個別のゲートを信号ラインに挿入したり、配
線の長さを変えて遅延させる方法に比べて、遅延の調節
が簡単である。
通過した信号を選択することにより、遅延量を決定する
ことができるとともに、1ゲート当りの遅延量を制御す
る端子を備えることにより、波形の劣化や減衰がなく、
微小な遅延量を調節できる。また、簡単な制限信号によ
り、同一出力ピンに任意の遅延した信号を出力させるこ
とができ、個別のゲートを信号ラインに挿入したり、配
線の長さを変えて遅延させる方法に比べて、遅延の調節
が簡単である。
以下9本発明の実施例を、図面により詳細に説明する。
第1図は1本発明の一実施例を示す可変遅延回路の構成
図である。
図である。
第1図においても1時分割交換機のハイウェイに挿入・
接続された遅延回路について述べる。図中、lは入力ハ
イウェイ、2は遅延出力ハイウェイ、3−1.3−2.
3−3・・・は遅延を与える論理素子、4は任意の遅延
出力を選択するセレクタ、5は遅延量選択信号端子、6
は微小遅延調節端子である。
接続された遅延回路について述べる。図中、lは入力ハ
イウェイ、2は遅延出力ハイウェイ、3−1.3−2.
3−3・・・は遅延を与える論理素子、4は任意の遅延
出力を選択するセレクタ、5は遅延量選択信号端子、6
は微小遅延調節端子である。
入力ハイウェイlより入力された入力パルス信号は、ゲ
ート3−1.3−2.・・・・3−5を伝搬すると、そ
のゲート遅延時間(Tpo)の整数倍だけ遅延する。端
子5から入力する遅延量選択信号によりいずれか1つの
遅延出力を選択して。
ート3−1.3−2.・・・・3−5を伝搬すると、そ
のゲート遅延時間(Tpo)の整数倍だけ遅延する。端
子5から入力する遅延量選択信号によりいずれか1つの
遅延出力を選択して。
遅延出力ハイウェイ2に送出する。
第2図は、第1図の具体的回路例を示す図であって、E
CL(エミッタ・カップルド・ロジック)により第1図
の可変遅延回路を実現した例である。
CL(エミッタ・カップルド・ロジック)により第1図
の可変遅延回路を実現した例である。
3−1.3−2.3−3 ・・・・・3−nは、電流切
替えによるゲート(インバータ機能)、4は任意の遅延
出力を選択するセレクタ、5−1.5−2.5−3は遅
延量選択信号端子、6−1.6−2.6−3. ・・
・・・6−nは微小遅延調節端子である。
替えによるゲート(インバータ機能)、4は任意の遅延
出力を選択するセレクタ、5−1.5−2.5−3は遅
延量選択信号端子、6−1.6−2.6−3. ・・
・・・6−nは微小遅延調節端子である。
入力ハイウェイ1より入力された入力パルス信号は、ゲ
ート3−1.3−2.・・・・3− nを伝搬すると、
1個のゲートの遅延時間(Tpo)の整数倍だけ遅延す
る。遅延量選択信号5−1.5−2.5−3に基づき、
所望の遅延出力をセレクタ4により選択し、遅延出力ハ
イウェイ2に送出する。ゲート3−1.3−2.3−3
. ・・・・3−nによるゲート遅延時間(Tpo)
は、そのトランジスタに流れる電流により変化する。こ
のことを利用して、微小遅延調節端子6−1.6−2゜
6−3.・・・6−nの電圧を変化させることにより、
1ゲート当りのゲート遅延時間(Tpo)を微調節する
。セレクタ4の構成は、複数個のECLゲート3−1.
・・・3−nからの各出力を複数個のECLゲート4に
入力し、遅延量選択信号端子5−1.5−2からエミッ
タ側に挿入された2段のトランジスタの各ベース入力電
圧を変化させることにより、ゲート3−1〜3−nの出
力を選択する。さらに、5−1.5−2により選択され
た出力信号を2組のECLゲートに入力し、遅延量選択
信号端子5−3からエミッタ側に挿入されたトランジス
タのベース入力電圧を変化させることにより、出力を選
択する。その出力は、最終段のECL出力バッファ7に
入力され、さらにエミッタフォロワー8を経由して出力
ハイウェイ2に送出される。ここでは、8個のゲートの
うちの4個から1個ずつを端子5−1.5−2により選
択し1選択された2個から1個を、端子5−3により選
択している。
ート3−1.3−2.・・・・3− nを伝搬すると、
1個のゲートの遅延時間(Tpo)の整数倍だけ遅延す
る。遅延量選択信号5−1.5−2.5−3に基づき、
所望の遅延出力をセレクタ4により選択し、遅延出力ハ
イウェイ2に送出する。ゲート3−1.3−2.3−3
. ・・・・3−nによるゲート遅延時間(Tpo)
は、そのトランジスタに流れる電流により変化する。こ
のことを利用して、微小遅延調節端子6−1.6−2゜
6−3.・・・6−nの電圧を変化させることにより、
1ゲート当りのゲート遅延時間(Tpo)を微調節する
。セレクタ4の構成は、複数個のECLゲート3−1.
・・・3−nからの各出力を複数個のECLゲート4に
入力し、遅延量選択信号端子5−1.5−2からエミッ
タ側に挿入された2段のトランジスタの各ベース入力電
圧を変化させることにより、ゲート3−1〜3−nの出
力を選択する。さらに、5−1.5−2により選択され
た出力信号を2組のECLゲートに入力し、遅延量選択
信号端子5−3からエミッタ側に挿入されたトランジス
タのベース入力電圧を変化させることにより、出力を選
択する。その出力は、最終段のECL出力バッファ7に
入力され、さらにエミッタフォロワー8を経由して出力
ハイウェイ2に送出される。ここでは、8個のゲートの
うちの4個から1個ずつを端子5−1.5−2により選
択し1選択された2個から1個を、端子5−3により選
択している。
第2図の構成では、従来の回路に比べて、小型化(IC
,LSI化)することが可能であり、その結果として、
波形の劣化や減衰が生じることなく。
,LSI化)することが可能であり、その結果として、
波形の劣化や減衰が生じることなく。
小型の可変遅延回路を実現することができる。
なお、高速の信号を取り扱った場合、信号のラインに個
別部品のゲートを単に挿入しただけでは。
別部品のゲートを単に挿入しただけでは。
挿入個数により信号ラインの電気長(配線長)も変化し
てしまい、遅延量を制御することは不可能となる。
てしまい、遅延量を制御することは不可能となる。
このように、第2図では、簡単な制御信号により、同一
出力ビンに任意の遅延した信号を出力させることができ
るので1個別のゲートを信号ラインに挿入したり、配線
の長さを変えて遅延させる方法に比べて、遅延制御が容
易である。
出力ビンに任意の遅延した信号を出力させることができ
るので1個別のゲートを信号ラインに挿入したり、配線
の長さを変えて遅延させる方法に比べて、遅延制御が容
易である。
以上説明したように、本発明によれば、能動素子で構成
されるゲートを任意の段数だけ通過した信号を選択する
ことにより、自由に遅延量を決定でき、またlゲート当
りの遅延量を制御する端子を備えることにより、波形の
劣化や減衰がなく、微小な遅延量を制御することができ
る。また、小型化、LSI化に適した可変遅延回路を実
現することが可能である。
されるゲートを任意の段数だけ通過した信号を選択する
ことにより、自由に遅延量を決定でき、またlゲート当
りの遅延量を制御する端子を備えることにより、波形の
劣化や減衰がなく、微小な遅延量を制御することができ
る。また、小型化、LSI化に適した可変遅延回路を実
現することが可能である。
第1図は本発明の一実施例を示す可変遅延回路の構成図
、第2図は第1図の具体的応用例を示す図、第3図、第
4図はそれぞれ従来の可変遅延回路の構成図である。 1:入力ハイウエイ、2:出力ハイウェイ、3:遅延素
子、4:セレクタ、5;遅延量選択信号端子、6:微小
遅延調節端子、7:出力バッファ、8:エミッタフォロ
ワー。 特許出願人日本電信電話株式会社 第1図 第 3 図 ス 第4図 ]
、第2図は第1図の具体的応用例を示す図、第3図、第
4図はそれぞれ従来の可変遅延回路の構成図である。 1:入力ハイウエイ、2:出力ハイウェイ、3:遅延素
子、4:セレクタ、5;遅延量選択信号端子、6:微小
遅延調節端子、7:出力バッファ、8:エミッタフォロ
ワー。 特許出願人日本電信電話株式会社 第1図 第 3 図 ス 第4図 ]
Claims (2)
- (1)能動素子からなる複数個のゲートと、該ゲートに
よる遅延ステップ数を決定するセレクタとを有し、入力
パルス信号を直列的に上記複数個のゲートを通過させる
際に、上記セレクタにより通過ゲート段数を可変的に決
定することを特徴とする可変遅延回路。 - (2)上記能動素子からなる1個のゲートは、該ゲート
の伝搬遅延時間を外部から調節することを特徴とする特
許請求の範囲第1項記載の可変遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60084313A JPH0754895B2 (ja) | 1985-04-19 | 1985-04-19 | 可変遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60084313A JPH0754895B2 (ja) | 1985-04-19 | 1985-04-19 | 可変遅延回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61242410A true JPS61242410A (ja) | 1986-10-28 |
JPH0754895B2 JPH0754895B2 (ja) | 1995-06-07 |
Family
ID=13827014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60084313A Expired - Lifetime JPH0754895B2 (ja) | 1985-04-19 | 1985-04-19 | 可変遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0754895B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01175408A (ja) * | 1987-12-29 | 1989-07-11 | Matsushita Electric Ind Co Ltd | 信号遅延装置 |
JP2014011730A (ja) * | 2012-07-02 | 2014-01-20 | Nippon Telegr & Teleph Corp <Ntt> | 可変遅延装置および可変遅延設定方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4991360A (ja) * | 1972-12-29 | 1974-08-31 | ||
JPS5663143U (ja) * | 1979-10-22 | 1981-05-27 | ||
JPS58124325A (ja) * | 1982-01-20 | 1983-07-23 | Hitachi Ltd | 可変遅延段数シフト・レジスタ |
JPS58207725A (ja) * | 1982-05-28 | 1983-12-03 | Oki Electric Ind Co Ltd | Cmosトランジスタ回路 |
-
1985
- 1985-04-19 JP JP60084313A patent/JPH0754895B2/ja not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4991360A (ja) * | 1972-12-29 | 1974-08-31 | ||
JPS5663143U (ja) * | 1979-10-22 | 1981-05-27 | ||
JPS58124325A (ja) * | 1982-01-20 | 1983-07-23 | Hitachi Ltd | 可変遅延段数シフト・レジスタ |
JPS58207725A (ja) * | 1982-05-28 | 1983-12-03 | Oki Electric Ind Co Ltd | Cmosトランジスタ回路 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01175408A (ja) * | 1987-12-29 | 1989-07-11 | Matsushita Electric Ind Co Ltd | 信号遅延装置 |
JP2014011730A (ja) * | 2012-07-02 | 2014-01-20 | Nippon Telegr & Teleph Corp <Ntt> | 可変遅延装置および可変遅延設定方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0754895B2 (ja) | 1995-06-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |