JPH0754895B2 - 可変遅延回路 - Google Patents
可変遅延回路Info
- Publication number
- JPH0754895B2 JPH0754895B2 JP60084313A JP8431385A JPH0754895B2 JP H0754895 B2 JPH0754895 B2 JP H0754895B2 JP 60084313 A JP60084313 A JP 60084313A JP 8431385 A JP8431385 A JP 8431385A JP H0754895 B2 JPH0754895 B2 JP H0754895B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- output
- delay circuit
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、可変遅延回路に関し、特に波形劣化や振幅減
衰がなく、遅延量を微調整することができる可変遅延回
路に関するものである。
衰がなく、遅延量を微調整することができる可変遅延回
路に関するものである。
本発明は、ECL回路等の電流切替回路からなるゲートを
複数個直列接続し、上記複数個のゲートを信号が通過す
る場合、セレクタにより通過させる段数を選択すること
により、遅延量を決定し、かつ上記ゲートの１個当りの
遅延量を制御することにより、微小調節を可能にし、小
型化、集積化を可能にするとともに、信号波形の劣化お
よび減衰をなくしたものである。
複数個直列接続し、上記複数個のゲートを信号が通過す
る場合、セレクタにより通過させる段数を選択すること
により、遅延量を決定し、かつ上記ゲートの１個当りの
遅延量を制御することにより、微小調節を可能にし、小
型化、集積化を可能にするとともに、信号波形の劣化お
よび減衰をなくしたものである。
従来より、遅延回路には種々の形式があり、例えばタツ
プ遅延と呼ばれる回路（インダクタンスとキヤパシタン
スを用いるもの）、あるいは入力パルス立上りまたは立
下りを利用する回路（立上りまたは立下りのパルスによ
りワンシヨツト・マルチバイブレータを動作させるも
の）、あるいは遅延線記憶装置を用いるもの等がある。
プ遅延と呼ばれる回路（インダクタンスとキヤパシタン
スを用いるもの）、あるいは入力パルス立上りまたは立
下りを利用する回路（立上りまたは立下りのパルスによ
りワンシヨツト・マルチバイブレータを動作させるも
の）、あるいは遅延線記憶装置を用いるもの等がある。
第３図は、従来の可変遅延回路の構成図である。
第３図では、電子交換機の時分割ハイウエイに可変遅延
回路を接続した場合を示している。
回路を接続した場合を示している。
１は入力ハイウエイ、２は遅延出力ハイウエイ、３は各
々固定遅延線、４−１は各遅延線を選択する入力側セレ
クタ、４−２はセレクタ４−１と同期して選択する出力
側セレクタである。
々固定遅延線、４−１は各遅延線を選択する入力側セレ
クタ、４−２はセレクタ４−１と同期して選択する出力
側セレクタである。
入力ハイウエイ１を伝達してきたパルス信号は、入力側
セレクタ４−１により所定の遅延線３に接続される。遅
延線３は、その材質により決まる伝搬遅延量（電気長に
よる遅延）によつて、固定的に遅延される。その遅延さ
れた出力は、出力側セレクタ４−２により選択され、遅
延出力ハイウエイ２に転送される。
セレクタ４−１により所定の遅延線３に接続される。遅
延線３は、その材質により決まる伝搬遅延量（電気長に
よる遅延）によつて、固定的に遅延される。その遅延さ
れた出力は、出力側セレクタ４−２により選択され、遅
延出力ハイウエイ２に転送される。
第３図の遅延回路は、インピーダンスのミスマツチング
による波形の歪は少なく、固定遅延線の長さにより任意
の遅延量を発生することができる利点があるが、種々の
遅延量を得るために、多数のステツプ数を必要とする場
合、多数の固定遅延線３が必要となり、また大きな遅延
量を必要とする場合には、遅延線３の寸法が非常に長く
なつてしまい、また伝搬により信号の振幅の減衰が生
じ、さらに、１回１ステツプの遅延量を決定した後は、
変更、調節ができないという欠点がある。
による波形の歪は少なく、固定遅延線の長さにより任意
の遅延量を発生することができる利点があるが、種々の
遅延量を得るために、多数のステツプ数を必要とする場
合、多数の固定遅延線３が必要となり、また大きな遅延
量を必要とする場合には、遅延線３の寸法が非常に長く
なつてしまい、また伝搬により信号の振幅の減衰が生
じ、さらに、１回１ステツプの遅延量を決定した後は、
変更、調節ができないという欠点がある。
第４図は、第３図の遅延回路の欠点を改良した可変遅延
回路の構成図である。
回路の構成図である。
第４図において、１は入力ハイウエイ、２は遅延出力ハ
イウエイ、３は容量ＣとインダクタンスＬとを段階状に
組合せた遅延回路、４は遅延量を調節するセレクタであ
る。
イウエイ、３は容量ＣとインダクタンスＬとを段階状に
組合せた遅延回路、４は遅延量を調節するセレクタであ
る。
この遅延回路は、容量ＣとインダクタンスＬを組み合せ
て、等価的に線路を形成することにより伝搬遅延を生じ
させ、その容量ＣとインダクタンスＬの段数により、遅
延量を調節するものである。第４図の構成では、細かい
ステツプの遅延量を多数のステツプ数で構成することが
可能であり、かつ小型化に適する反面、インピーダンス
のミスマツチングが生じ易く、反射や波形の劣化が著し
く、周波数の高い信号の遅延には適さない。また、やは
り、１ステツプの遅延量の変更および調節ができないと
いう欠点がある。
て、等価的に線路を形成することにより伝搬遅延を生じ
させ、その容量ＣとインダクタンスＬの段数により、遅
延量を調節するものである。第４図の構成では、細かい
ステツプの遅延量を多数のステツプ数で構成することが
可能であり、かつ小型化に適する反面、インピーダンス
のミスマツチングが生じ易く、反射や波形の劣化が著し
く、周波数の高い信号の遅延には適さない。また、やは
り、１ステツプの遅延量の変更および調節ができないと
いう欠点がある。
このように、従来の可変遅延回路は、信号振幅の減衰が
生じ、かつ一旦設定した後は、遅延量の調節ができない
か、インピーダンスのミスマツチングが生じるという問
題があつた。
生じ、かつ一旦設定した後は、遅延量の調節ができない
か、インピーダンスのミスマツチングが生じるという問
題があつた。
本発明の目的は、これら従来の問題を解決し、細かい遅
延量ステツプが得られ、かつ波形の劣化や振幅の減衰が
なく、遅延ステツプの量を微調節することができ、しか
も小型で集積化に適した可変遅延回路を提供することに
ある。
延量ステツプが得られ、かつ波形の劣化や振幅の減衰が
なく、遅延ステツプの量を微調節することができ、しか
も小型で集積化に適した可変遅延回路を提供することに
ある。
上記目的を達成するため、本発明の可変遅延回路は、電
流切替回路を複数縦続接続して構成した可変遅延回路に
おいて、縦続接続された上記複数の電流切替回路のうち
の任意の電流切替回路の出力を選択することが可能なセ
レクタを有するとともに、上記複数の電流切替回路のう
ちの少くとも１つはその動作電流を調整可能にしたこと
を特徴としている。
流切替回路を複数縦続接続して構成した可変遅延回路に
おいて、縦続接続された上記複数の電流切替回路のうち
の任意の電流切替回路の出力を選択することが可能なセ
レクタを有するとともに、上記複数の電流切替回路のう
ちの少くとも１つはその動作電流を調整可能にしたこと
を特徴としている。
本発明では、電流切替回路により構成されるゲートを複
数段通過した信号を選択することにより、遅延量を決定
することができるとともに、１ゲート当りの遅延量を制
御する端子を備えることにより、波形の劣化や減衰がな
く、微小な遅延量を調節できる。また、簡単な制限信号
により、同一出力ピンに任意の遅延した信号を出力させ
ることができ、個別のゲートを信号ラインに挿入した
り、配線の長さを変えて遅延させる方法に比べて、遅延
の調節が簡単である。
数段通過した信号を選択することにより、遅延量を決定
することができるとともに、１ゲート当りの遅延量を制
御する端子を備えることにより、波形の劣化や減衰がな
く、微小な遅延量を調節できる。また、簡単な制限信号
により、同一出力ピンに任意の遅延した信号を出力させ
ることができ、個別のゲートを信号ラインに挿入した
り、配線の長さを変えて遅延させる方法に比べて、遅延
の調節が簡単である。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す可変遅延回路の構成
図である。
図である。
第１図においても、時分割交換機のハイウエイに挿入・
接続された遅延回路について述べる。図中、１は入力ハ
イウエイ、２は遅延出力ハイウエイ、３−1,3−2,3−３
・・・は遅延を与える論理素子、４は任意の遅延出力を
選択するセレクタ、５は遅延量選択信号端子、６は微小
遅延調節端子である。
接続された遅延回路について述べる。図中、１は入力ハ
イウエイ、２は遅延出力ハイウエイ、３−1,3−2,3−３
・・・は遅延を与える論理素子、４は任意の遅延出力を
選択するセレクタ、５は遅延量選択信号端子、６は微小
遅延調節端子である。
入力ハイウエイ１より入力された入力パルス信号は、ゲ
ート３−1,3−2,・・・・３−５を伝搬すると、そのゲ
ート遅延時間（TPD）の整数倍だけ遅延する。端子５か
ら入力する遅延量選択信号によりいずれか１つの遅延出
力を選択して、遅延出力ハイウエイ２に送出する。
ート３−1,3−2,・・・・３−５を伝搬すると、そのゲ
ート遅延時間（TPD）の整数倍だけ遅延する。端子５か
ら入力する遅延量選択信号によりいずれか１つの遅延出
力を選択して、遅延出力ハイウエイ２に送出する。
第２図は、第１図の具体的回路例を示す図であつて、EC
L（エミツタ・カツプルド・ロジツク）により第１図の
可変遅延回路を実現した例である。
L（エミツタ・カツプルド・ロジツク）により第１図の
可変遅延回路を実現した例である。
３−1,3−2,3−３・・・・３−ｎは、電流切替えによる
ゲート（インバータ機能）、４は任意の遅延出力を選択
するセレクタ、５−1,5−2,5−３は遅延量選択信号端
子、６−1,6−2,6−3,・・・・６−ｎは微小遅延調節端
子である。
ゲート（インバータ機能）、４は任意の遅延出力を選択
するセレクタ、５−1,5−2,5−３は遅延量選択信号端
子、６−1,6−2,6−3,・・・・６−ｎは微小遅延調節端
子である。
入力ハイウエイ１より入力された入力パルス信号は、ゲ
ート３−1,3−2,・・・・３−ｎを伝搬すると、１個の
ゲート遅延時間（TPD）の整数倍だけ遅延する。遅延量
選択信号５−1,5−2,5−３に基づき、所望の遅延出力を
セレクタ４により選択し、遅延出力ハイウエイ２に送出
する。ゲート３−1,3−2,3−3,・・・・３−ｎによるゲ
ート遅延時間（TPD）は、そのトランジスタに流れる電
流により変化する。このことを利用して、微小遅延調節
端子６−1,6−2,6−3,・・・６−ｎの電圧を変化させる
ことにより、１ゲート当りのゲート遅延時間（TPD）を
微調節する。セレクタ４の構成は、複数個のECLゲート
３−1,・・・３−ｎからの各出力を複数個のECLゲート
４に入力し、遅延量選択信号端子５−1,5−２からエミ
ツタ側に挿入された２段のトランジスタの各ベース入力
電圧を変化させることにより、ゲート３−１〜３−ｎの
出力を選択する。さらに、５−1,5−２により選択され
た出力信号を２組のECLゲートに入力し、遅延量選択信
号端子５−３からエミツタ側に挿入されたトランジスタ
のベース入力電圧を変化させることにより、出力を選択
する。その出力は、最終段のECL出力バッファ７に入力
され、さらにエミツタフオロワー８を経由して出力ハイ
ウエイ２に送出される。ここでは、８個のゲートのうち
の４個から１個ずつを端子５−1,5−２により選択し、
選択された２個から１個を、端子５−３により選択して
いる。
ート３−1,3−2,・・・・３−ｎを伝搬すると、１個の
ゲート遅延時間（TPD）の整数倍だけ遅延する。遅延量
選択信号５−1,5−2,5−３に基づき、所望の遅延出力を
セレクタ４により選択し、遅延出力ハイウエイ２に送出
する。ゲート３−1,3−2,3−3,・・・・３−ｎによるゲ
ート遅延時間（TPD）は、そのトランジスタに流れる電
流により変化する。このことを利用して、微小遅延調節
端子６−1,6−2,6−3,・・・６−ｎの電圧を変化させる
ことにより、１ゲート当りのゲート遅延時間（TPD）を
微調節する。セレクタ４の構成は、複数個のECLゲート
３−1,・・・３−ｎからの各出力を複数個のECLゲート
４に入力し、遅延量選択信号端子５−1,5−２からエミ
ツタ側に挿入された２段のトランジスタの各ベース入力
電圧を変化させることにより、ゲート３−１〜３−ｎの
出力を選択する。さらに、５−1,5−２により選択され
た出力信号を２組のECLゲートに入力し、遅延量選択信
号端子５−３からエミツタ側に挿入されたトランジスタ
のベース入力電圧を変化させることにより、出力を選択
する。その出力は、最終段のECL出力バッファ７に入力
され、さらにエミツタフオロワー８を経由して出力ハイ
ウエイ２に送出される。ここでは、８個のゲートのうち
の４個から１個ずつを端子５−1,5−２により選択し、
選択された２個から１個を、端子５−３により選択して
いる。
第２図の構成では、従来の回路に比べて、小型化（IC,L
SI化）することが可能であり、その結果として、波形の
劣化や減衰が生じることなく、小型の可変遅延回路を実
現することができる。
SI化）することが可能であり、その結果として、波形の
劣化や減衰が生じることなく、小型の可変遅延回路を実
現することができる。
なお、高速の信号を取り扱つた場合、信号のラインに個
別部品のゲートを単に挿入しただけでは、挿入個数によ
り信号ラインの電気長（配線長）も変化してしまい、遅
延量を制御することは不可能となる。
別部品のゲートを単に挿入しただけでは、挿入個数によ
り信号ラインの電気長（配線長）も変化してしまい、遅
延量を制御することは不可能となる。
このように、第２図では、簡単な制御信号により、同一
出力ピンに任意の遅延した信号を出力させることができ
るので、個別のゲートを信号ラインに挿入したり、配線
の長さを変えて遅延させる方法に比べて、遅延制御が容
易である。
出力ピンに任意の遅延した信号を出力させることができ
るので、個別のゲートを信号ラインに挿入したり、配線
の長さを変えて遅延させる方法に比べて、遅延制御が容
易である。
以上説明したように、本発明によれば、電流切替回路で
構成されるゲートを任意の段数だけ通過した信号を選択
することにより、自由に遅延量を決定でき、また１ゲー
ト当りの遅延量を制御する端子を備えることにより、波
形の劣化や減衰がなく、微小な遅延量を制御することが
できる。また、小型化、LSI化に適した可変遅延回路を
実現することが可能である。
構成されるゲートを任意の段数だけ通過した信号を選択
することにより、自由に遅延量を決定でき、また１ゲー
ト当りの遅延量を制御する端子を備えることにより、波
形の劣化や減衰がなく、微小な遅延量を制御することが
できる。また、小型化、LSI化に適した可変遅延回路を
実現することが可能である。
第１図は本発明の一実施例を示す可変遅延回路の構成
図、第２図は第１図の具体的応用例を示す図、第３図、
第４図はそれぞれ従来の可変遅延回路の構成図である。 1:入力ハイウエイ、2:出力ハイウエイ、3:遅延素子、4:
セレクタ、5:遅延量選択信号端子、6:微小遅延調節端
子、7:出力バッフア、8:エミッタフォロワー。
図、第２図は第１図の具体的応用例を示す図、第３図、
第４図はそれぞれ従来の可変遅延回路の構成図である。 1:入力ハイウエイ、2:出力ハイウエイ、3:遅延素子、4:
セレクタ、5:遅延量選択信号端子、6:微小遅延調節端
子、7:出力バッフア、8:エミッタフォロワー。
Claims (1)
- 【請求項１】電流切替回路を複数縦続接続して構成した
可変遅延回路において、縦続接続された上記複数の電流
切替回路のうちの任意の電流切替回路の出力を選択する
ことが可能なセレクタを有するとともに、上記複数の電
流切替回路のうちの少なくとも１つはその動作電流を調
整可能にしたことを特徴とする可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084313A JPH0754895B2 (ja) | 1985-04-19 | 1985-04-19 | 可変遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60084313A JPH0754895B2 (ja) | 1985-04-19 | 1985-04-19 | 可変遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61242410A JPS61242410A (ja) | 1986-10-28 |
| JPH0754895B2 true JPH0754895B2 (ja) | 1995-06-07 |
Family
ID=13827014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60084313A Expired - Lifetime JPH0754895B2 (ja) | 1985-04-19 | 1985-04-19 | 可変遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754895B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175408A (ja) * | 1987-12-29 | 1989-07-11 | Matsushita Electric Ind Co Ltd | 信号遅延装置 |
| JP5810041B2 (ja) * | 2012-07-02 | 2015-11-11 | 日本電信電話株式会社 | 可変遅延装置および可変遅延設定方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991360A (ja) * | 1972-12-29 | 1974-08-31 | ||
| JPS58124325A (ja) * | 1982-01-20 | 1983-07-23 | Hitachi Ltd | 可変遅延段数シフト・レジスタ |
| JPS58207725A (ja) * | 1982-05-28 | 1983-12-03 | Oki Electric Ind Co Ltd | Ｃｍｏｓトランジスタ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5663143U (ja) * | 1979-10-22 | 1981-05-27 |
-
1985
- 1985-04-19 JP JP60084313A patent/JPH0754895B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4991360A (ja) * | 1972-12-29 | 1974-08-31 | ||
| JPS58124325A (ja) * | 1982-01-20 | 1983-07-23 | Hitachi Ltd | 可変遅延段数シフト・レジスタ |
| JPS58207725A (ja) * | 1982-05-28 | 1983-12-03 | Oki Electric Ind Co Ltd | Ｃｍｏｓトランジスタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61242410A (ja) | 1986-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |