JPH02190022A - データ遅延回路 - Google Patents
データ遅延回路Info
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- JPH02190022A JPH02190022A JP1008645A JP864589A JPH02190022A JP H02190022 A JPH02190022 A JP H02190022A JP 1008645 A JP1008645 A JP 1008645A JP 864589 A JP864589 A JP 864589A JP H02190022 A JPH02190022 A JP H02190022A
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- 239000003990 capacitor Substances 0.000 abstract description 20
- 230000006866 deterioration Effects 0.000 abstract description 7
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00156—Layout of the delay element using opamps, comparators, voltage multipliers or other analog building blocks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
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- H03K2005/00163—Layout of the delay element using bipolar transistors
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-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
- H03K2005/00182—Layout of the delay element using bipolar transistors using constant current sources
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
高速データを任意の時間だけ遅延させるデータ遅延回路
に関し、 高速データに対して任意の時間だけ波形劣化を生じさせ
ることなく遅延させ、且つ集積回路化を可能とすること
を目的とし、 入力端子から平衡型の入力データがそれぞれベースに加
えられる第１．第２のトランジスタと、該第１．第２の
トランジスタのエミッタに接続された定電流源と、それ
ぞれのエミッタが前記第１、第２のトランジスタのコレ
クタに接続され、それぞれのベースに前記入力データが
反転され且つ振幅レベルが調整されたデータが制御端子
から加えられる第３．第４のトランジスタと、該第３゜
第４のトランジスタのエミッタ間に接続されたコンデン
サと、前記第３．第４のトランジスタのそれぞれのコレ
クタに接続された出力端子及び負荷抵抗とを備えて構成
した。
に関し、 高速データに対して任意の時間だけ波形劣化を生じさせ
ることなく遅延させ、且つ集積回路化を可能とすること
を目的とし、 入力端子から平衡型の入力データがそれぞれベースに加
えられる第１．第２のトランジスタと、該第１．第２の
トランジスタのエミッタに接続された定電流源と、それ
ぞれのエミッタが前記第１、第２のトランジスタのコレ
クタに接続され、それぞれのベースに前記入力データが
反転され且つ振幅レベルが調整されたデータが制御端子
から加えられる第３．第４のトランジスタと、該第３゜
第４のトランジスタのエミッタ間に接続されたコンデン
サと、前記第３．第４のトランジスタのそれぞれのコレ
クタに接続された出力端子及び負荷抵抗とを備えて構成
した。
本発明は、高速データを任意の時間だけ遅延させるデー
タ遅延回路に関するものである。
タ遅延回路に関するものである。
光信号により数Ｇ ｂ ／ ｓ程度の高速データを伝送
するシステムが知られており、その場合の送受信部に於
いては、高速データの位相調整やデユーティ調整等の為
に、所望の時間だけ正確に遅延させるデータ遅延回路が
必要となり、遅延時間の調整が容易で且つ小型化できる
ことが要望されている。
するシステムが知られており、その場合の送受信部に於
いては、高速データの位相調整やデユーティ調整等の為
に、所望の時間だけ正確に遅延させるデータ遅延回路が
必要となり、遅延時間の調整が容易で且つ小型化できる
ことが要望されている。
遅延回路は、既に各種の構成が知られており、例えば、
ＬＣ共振回路を用いた構成、ＲＣ時定数回路を用いた構
成、同軸ケーブルを用いた構成、ゲート回路を用いた構
成等があり、ＬＣ共振回路を用いた遅延回路は、正弦波
位相を１８０″以上制御可能であるが、正弦波以外の波
形の信号を遅延させる場合には適用できないものであり
、且つインダクタンスＬを含む為に、集積回路化が困難
である。又同軸ケーブルを用いた遅延回路は、正弦波以
外の波形の信号を遅延させることができるが、集積回路
化は不可能である。従って、データを遅延させると共に
、小型化を図るには、ＲＣ時定数回路を用いた遅延回路
やゲート回路を用いた遅延回路が使用されることになる
。
ＬＣ共振回路を用いた構成、ＲＣ時定数回路を用いた構
成、同軸ケーブルを用いた構成、ゲート回路を用いた構
成等があり、ＬＣ共振回路を用いた遅延回路は、正弦波
位相を１８０″以上制御可能であるが、正弦波以外の波
形の信号を遅延させる場合には適用できないものであり
、且つインダクタンスＬを含む為に、集積回路化が困難
である。又同軸ケーブルを用いた遅延回路は、正弦波以
外の波形の信号を遅延させることができるが、集積回路
化は不可能である。従って、データを遅延させると共に
、小型化を図るには、ＲＣ時定数回路を用いた遅延回路
やゲート回路を用いた遅延回路が使用されることになる
。
前述のＲＣ時定数回路を用いた従来例の遅延回路は、Ｒ
（抵抗）、Ｃ（コンデンサ）を集積回路内に形成するこ
とが可能であるが、任意の遅延時間を高速データに対し
て正確に与える構成を実現することは困難であり、且つ
波形劣化が大きい欠点がある。
（抵抗）、Ｃ（コンデンサ）を集積回路内に形成するこ
とが可能であるが、任意の遅延時間を高速データに対し
て正確に与える構成を実現することは困難であり、且つ
波形劣化が大きい欠点がある。
又ゲート回路を用いた従来例の遅延回路は、集積回路内
に形成することが可能であるが、１個のゲート回路によ
る遅延時間単位で、直列接続数の選択により遅延時間を
ステップ状に調整することになり、その為のセレクタ等
の構成を必要とし、且つ高速データに対して正確に微小
時間だけ遅延させることは困難である欠点がある。
に形成することが可能であるが、１個のゲート回路によ
る遅延時間単位で、直列接続数の選択により遅延時間を
ステップ状に調整することになり、その為のセレクタ等
の構成を必要とし、且つ高速データに対して正確に微小
時間だけ遅延させることは困難である欠点がある。
本発明は、高速データに対して任意の時間だけ波形劣化
を生じさせることなく遅延させ、且つ集積回路化を可能
とすることを目的とするものである。
を生じさせることなく遅延させ、且つ集積回路化を可能
とすることを目的とするものである。
本発明のデータ遅延回路は、差動対のトランジスタ回路
を用いたものであり、第１図を参照して説明する。
を用いたものであり、第１図を参照して説明する。
入力端子から平衡型の入力データがそれぞれベースに加
えられる第１．第２のトランジスタ１゜２と、これらの
トランジスタ１，２のエミッタに共通的に接続された定
電流源３と、それぞれのエミッタが第１．第２のトラン
ジスタ１．２のコレクタに接続され、それぞれのベース
に前記入力データが反転され且つ振幅レベルが調整され
たデータが制御端子から加えられる第３．第４のトラン
ジスタ４、Ｔ５と、これらのトランジスタ４．５のエミ
ッタ間に接続されたコンデンサ６と、これらのトランジ
スタ４，５のそれぞれコレクタに接続された出力端子及
び負荷抵抗７，８とを備え、入力端子に加えられたデー
タを・制御端子に加えられるデータの振幅レベルに従っ
た遅延時間後に、出力端子から出力するものである。
えられる第１．第２のトランジスタ１゜２と、これらの
トランジスタ１，２のエミッタに共通的に接続された定
電流源３と、それぞれのエミッタが第１．第２のトラン
ジスタ１．２のコレクタに接続され、それぞれのベース
に前記入力データが反転され且つ振幅レベルが調整され
たデータが制御端子から加えられる第３．第４のトラン
ジスタ４、Ｔ５と、これらのトランジスタ４．５のエミ
ッタ間に接続されたコンデンサ６と、これらのトランジ
スタ４，５のそれぞれコレクタに接続された出力端子及
び負荷抵抗７，８とを備え、入力端子に加えられたデー
タを・制御端子に加えられるデータの振幅レベルに従っ
た遅延時間後に、出力端子から出力するものである。
入力端子から第１．第２のトランジスタ１．２のベース
に平衡型の入力データが加えられ、その入力データを反
転し、且つその振幅レベルを調整したデータが制御端子
から第３．第４のトランジスタ４．５のベースに加えら
れる。例えば、第１のトランジスタ１がオン、第２のト
ランジスタ２がオフとなる入力データの場合に、その入
力データを反転して制御端子から第３．第４のトランジ
スタ４．５のベースに加えられるデータは、第３のトラ
ンジスタ４はオフ、第４のトランジスタ５はオンとなる
極性となり、それ以前にコンデンサ６に充電された電荷
は、第１のトランジスタ１及び第４のトランジスタ５を
介して放電する。又第３のトランジスタ４のエミッタ電
位はそのベース電位より高い状態となるから、第３のト
ランジスタ４は完全にカットオフの状態となる。
に平衡型の入力データが加えられ、その入力データを反
転し、且つその振幅レベルを調整したデータが制御端子
から第３．第４のトランジスタ４．５のベースに加えら
れる。例えば、第１のトランジスタ１がオン、第２のト
ランジスタ２がオフとなる入力データの場合に、その入
力データを反転して制御端子から第３．第４のトランジ
スタ４．５のベースに加えられるデータは、第３のトラ
ンジスタ４はオフ、第４のトランジスタ５はオンとなる
極性となり、それ以前にコンデンサ６に充電された電荷
は、第１のトランジスタ１及び第４のトランジスタ５を
介して放電する。又第３のトランジスタ４のエミッタ電
位はそのベース電位より高い状態となるから、第３のト
ランジスタ４は完全にカットオフの状態となる。
又コンデンサ６に流れる電流は、定電流源３により一定
の電流値となり、コンデンサ６の端子電圧は直線的に次
第に低下し、遂には逆方向に充電される。それに従って
第３のトランジスタ４のエミッタ電位は低下し、第４の
トランジスタ５のエミッタ電位は上昇する。
の電流値となり、コンデンサ６の端子電圧は直線的に次
第に低下し、遂には逆方向に充電される。それに従って
第３のトランジスタ４のエミッタ電位は低下し、第４の
トランジスタ５のエミッタ電位は上昇する。
第３のトランジスタ４のエミッタ電位がそのベース電位
により低下すると、第３のトランジスタ４はオン状態と
なり、又第４のトランジスタ５のエミッタ電位がそのベ
ース電位とほぼ等しくなると、第４のトランジスタ５は
オフ状態となる。即ち、第１のトランジスタ１がオンと
なってから、第３のトランジスタ４がオンとなるまでの
時間が遅延時間となり、同様に、第２のトランジスタ２
がオンとなってから、第４のトランジスタ５がオンとな
るまでの時間が遅延時間となるもので、この遅延時間は
、第３．第４のトランジスタ４．５のベースに加えられ
るデータの振幅レベルにより変化するから、制御端子に
加えるデータの振幅レベルを調整することにより、任意
の遅延時間を設定することができる。
により低下すると、第３のトランジスタ４はオン状態と
なり、又第４のトランジスタ５のエミッタ電位がそのベ
ース電位とほぼ等しくなると、第４のトランジスタ５は
オフ状態となる。即ち、第１のトランジスタ１がオンと
なってから、第３のトランジスタ４がオンとなるまでの
時間が遅延時間となり、同様に、第２のトランジスタ２
がオンとなってから、第４のトランジスタ５がオンとな
るまでの時間が遅延時間となるもので、この遅延時間は
、第３．第４のトランジスタ４．５のベースに加えられ
るデータの振幅レベルにより変化するから、制御端子に
加えるデータの振幅レベルを調整することにより、任意
の遅延時間を設定することができる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第２図は本発明の詳細な説明図であり、１１１２は差動
対を構成する第１．第２のトランジスタ、１３は定電流
源、１４．１５は第３．第４のトランジスタ、１６はコ
ンデンサ、１７．１８は微小電流源、１９．２０は負荷
抵抗、２１は入力端子、２２は制御端子、２３は出力端
子、２４は極性反転部、２５は振幅レベル調整部である
。
対を構成する第１．第２のトランジスタ、１３は定電流
源、１４．１５は第３．第４のトランジスタ、１６はコ
ンデンサ、１７．１８は微小電流源、１９．２０は負荷
抵抗、２１は入力端子、２２は制御端子、２３は出力端
子、２４は極性反転部、２５は振幅レベル調整部である
。
又Ｖｅｅｒ ＶＥＥは電源電圧である。
極性反転部２４は、例えば、ＮＲＺ符号の不平衡型のデ
ータを平衡型の入力データに変換して、入力端子２１か
らトランジスタ１１．１２のベースに加え、且つその入
力データを反転したデータを振幅レベル調整部２５に加
えるもので、平衡出力信号が得られる演算増幅器等によ
り構成することができる。又振幅レベル調整部２５は、
増幅器や減衰器等により構成され、極性反転部２４から
のデータの振幅レベルを調整して、所望の遅延時間が得
られるようにするものである。
ータを平衡型の入力データに変換して、入力端子２１か
らトランジスタ１１．１２のベースに加え、且つその入
力データを反転したデータを振幅レベル調整部２５に加
えるもので、平衡出力信号が得られる演算増幅器等によ
り構成することができる。又振幅レベル調整部２５は、
増幅器や減衰器等により構成され、極性反転部２４から
のデータの振幅レベルを調整して、所望の遅延時間が得
られるようにするものである。
第１．第２のトランジスタ１１．１２と定電流源１３と
により、差動対のトランジスタ回路を構成し、それぞれ
のトランジスタ１１．１２のコレクタに第３．第４のト
ランジスタ１４．１５のエミッタを接続し、それらのコ
レクタにそれぞれ負荷抵抗１９．２０を接続し、且つ出
力端子２３を接続したものである。又第３．第４のトラ
ンジスタ１４．１５のエミッタ間にコンデンサ１６を接
続し、且つそれらのエミッタにそれぞれ微小電流源１７
．１８を接続し、トランジスタ１４．１５の動作の安定
化を図るものである。
により、差動対のトランジスタ回路を構成し、それぞれ
のトランジスタ１１．１２のコレクタに第３．第４のト
ランジスタ１４．１５のエミッタを接続し、それらのコ
レクタにそれぞれ負荷抵抗１９．２０を接続し、且つ出
力端子２３を接続したものである。又第３．第４のトラ
ンジスタ１４．１５のエミッタ間にコンデンサ１６を接
続し、且つそれらのエミッタにそれぞれ微小電流源１７
．１８を接続し、トランジスタ１４．１５の動作の安定
化を図るものである。
第３図は本発明の実施例の動作説明図であり、（ａ）は
入力データ、中）は第１．第２のトランジスタ１１．１
２に流れる電流［１，１２、（Ｃ）は制御端子２２に加
えるデータ、（ｄ）は第３．第４のトランジスタ１４．
１５のエミッタ電位” ｌ＋ ｖｚ ｓ （ｅ）はコ
ンデンサ１６に流れる電流Ｉ ｓ 、（ｆ）は出力端子
２３から出力されるデータのそれぞれ一例を示す。
入力データ、中）は第１．第２のトランジスタ１１．１
２に流れる電流［１，１２、（Ｃ）は制御端子２２に加
えるデータ、（ｄ）は第３．第４のトランジスタ１４．
１５のエミッタ電位” ｌ＋ ｖｚ ｓ （ｅ）はコ
ンデンサ１６に流れる電流Ｉ ｓ 、（ｆ）は出力端子
２３から出力されるデータのそれぞれ一例を示す。
極性反転部２４から入力端子２１に加えられる入力デー
タにより、第１のトランジスタ１１がオン、第２のトラ
ンジスタ１２がオフとなる場合、定電流源１３の電流を
１とすると、第１のトランジスタ１１の電流１．は、申
）の実線で示すように■となり、又第２のトランジスタ
１２の電流■２は（ｂ）の点線で示すように０となる。
タにより、第１のトランジスタ１１がオン、第２のトラ
ンジスタ１２がオフとなる場合、定電流源１３の電流を
１とすると、第１のトランジスタ１１の電流１．は、申
）の実線で示すように■となり、又第２のトランジスタ
１２の電流■２は（ｂ）の点線で示すように０となる。
又入力データを反転し、振幅レベル調整部２５で振幅レ
ベルがＶに調整された（Ｃ）に示すデータが制御端子２
２から第３．第４のトランジスタ１４１５のそれぞれの
ベースに、第３のトランジスタ１４はオフ、第４のトラ
ンジスタ１５はオンとなるような極性で加えられる。そ
れによって、第３のトランジスタ１′４のエミッタ電位
ｖＩは、（ｄ）の実線で示すように、ベース電位Ｖに従
って上昇する。この場合、実際はベース電位Ｖからベー
ス・エミッタ間電圧だけ低下したエミッタ電位となる。
ベルがＶに調整された（Ｃ）に示すデータが制御端子２
２から第３．第４のトランジスタ１４１５のそれぞれの
ベースに、第３のトランジスタ１４はオフ、第４のトラ
ンジスタ１５はオンとなるような極性で加えられる。そ
れによって、第３のトランジスタ１′４のエミッタ電位
ｖＩは、（ｄ）の実線で示すように、ベース電位Ｖに従
って上昇する。この場合、実際はベース電位Ｖからベー
ス・エミッタ間電圧だけ低下したエミッタ電位となる。
従って、第３のトランジスタ１４は完全にカットオフと
なる。
なる。
又第４のトランジスタ１５のエミッタ電位ｖ２は、（ｄ
＋の点線で示すように変化し、そのベース電位がエミッ
タ電位ｖ２より高いからオン状態となる。従って、電源
電圧により、負荷抵抗２０−トランジスタ１５→コンデ
ンサ１６−トランジスタ１１一定電流８１３の経路で、
コンデンサ１６に電流■３が流れる。
＋の点線で示すように変化し、そのベース電位がエミッ
タ電位ｖ２より高いからオン状態となる。従って、電源
電圧により、負荷抵抗２０−トランジスタ１５→コンデ
ンサ１６−トランジスタ１１一定電流８１３の経路で、
コンデンサ１６に電流■３が流れる。
この電流■３は定電流源１３によりｔｅｌに示すように
定電流Ｉとなり、第３のトランジスタ１４のエミッタ電
位■１は、（ｄ＋の実線で示すように、定電流放電によ
るコンデンサ１６の端子電圧低下に従って直線的に低下
し、放電終了後は逆方向に充電される。そして、第３の
トランジスタ１４のエミッタ電位■１がベース電位（振
幅レベルが調整されたデータによる電位Ｖ）より低下す
ると、この第３のトランジスタ１４はオンとなり、この
トランジスタ１４を介して定電流■が供給されるので、
コンデンサ１６の電流■３は０となる。そして、トラン
ジスタ１４のコレクタ電位はローレベルＬとなる。又第
４のトランジスタ１５を介してコンデンサ１６に流れて
いた電流１３が前述のようにＯとなるから、このトラン
ジスタ１５には微小電流源１８による微小電流が流れる
だけとなり、オフ状態に近い状態を安定に継続すること
ができ、その場合に、負荷抵抗２０による電圧降下は小
さくなるから、トランジスタ１５のコレクタ電位はハイ
レベルＨとなる。
定電流Ｉとなり、第３のトランジスタ１４のエミッタ電
位■１は、（ｄ＋の実線で示すように、定電流放電によ
るコンデンサ１６の端子電圧低下に従って直線的に低下
し、放電終了後は逆方向に充電される。そして、第３の
トランジスタ１４のエミッタ電位■１がベース電位（振
幅レベルが調整されたデータによる電位Ｖ）より低下す
ると、この第３のトランジスタ１４はオンとなり、この
トランジスタ１４を介して定電流■が供給されるので、
コンデンサ１６の電流■３は０となる。そして、トラン
ジスタ１４のコレクタ電位はローレベルＬとなる。又第
４のトランジスタ１５を介してコンデンサ１６に流れて
いた電流１３が前述のようにＯとなるから、このトラン
ジスタ１５には微小電流源１８による微小電流が流れる
だけとなり、オフ状態に近い状態を安定に継続すること
ができ、その場合に、負荷抵抗２０による電圧降下は小
さくなるから、トランジスタ１５のコレクタ電位はハイ
レベルＨとなる。
従って、第１のトランジスタ１１のベースに加えられる
データがハイレベルｉｌとなってから、第４のトランジ
スタ１５のコレクタ電位がハイレベル［Ｉとなるまでの
時間ｔが遅延時間となる。この遅延時間ｔは、コンデン
サ１６の容量をＣとすると、（２ＣＶ／Ｉ）に比例した
ものとなる。即ち、電？ｆｒＬＩ及びコンデンサ１６の
容量Ｃは一定であるから、制御端子２２に加えるデータ
の振幅レベルＶを調整することにより、遅延時間ｔを任
意に設定することができる。
データがハイレベルｉｌとなってから、第４のトランジ
スタ１５のコレクタ電位がハイレベル［Ｉとなるまでの
時間ｔが遅延時間となる。この遅延時間ｔは、コンデン
サ１６の容量をＣとすると、（２ＣＶ／Ｉ）に比例した
ものとなる。即ち、電？ｆｒＬＩ及びコンデンサ１６の
容量Ｃは一定であるから、制御端子２２に加えるデータ
の振幅レベルＶを調整することにより、遅延時間ｔを任
意に設定することができる。
又第１のトランジスタ１１のベースに加えられるデータ
がローレベルＬとなると、前述の場合と反対に、このト
ランジスタ１１に流れる電流ＩはＯとなり、第２のトラ
ンジスタ１２のベースはハイレベルＨとなるから、トラ
ンジスタ１２に流れる電流■２はＩとなる。そして、入
力データを反転して制御端子２２に加えることにより、
第３のトランジスタ１４のベースにはオン、第４のトラ
ンジスタ１５にはオフとなる極性のデータが加えられる
ことになり、コンデンサ１６の充電電荷は、負荷抵抗１
９→トランジスタ１４−コンデンサ１６→トランジスタ
１２→定電流源１３の経路で定電流放電し、前回の場合
の放電経路の時定数と等しくすることにより、同一の時
間後に第４のトランジスタ１５がオフ状態からオン状態
に移行することになる。即ち、トランジスタ１５のコレ
クタ電位は、トランジスタ１１のベース電位がハイレベ
ルＨからローレベルＬになった後、時間を後に（［１に
示すようにローレベルＬとなる。即ち、波形劣化を生じ
させることなく、所望の遅延時間ｔを与えることができ
る。
がローレベルＬとなると、前述の場合と反対に、このト
ランジスタ１１に流れる電流ＩはＯとなり、第２のトラ
ンジスタ１２のベースはハイレベルＨとなるから、トラ
ンジスタ１２に流れる電流■２はＩとなる。そして、入
力データを反転して制御端子２２に加えることにより、
第３のトランジスタ１４のベースにはオン、第４のトラ
ンジスタ１５にはオフとなる極性のデータが加えられる
ことになり、コンデンサ１６の充電電荷は、負荷抵抗１
９→トランジスタ１４−コンデンサ１６→トランジスタ
１２→定電流源１３の経路で定電流放電し、前回の場合
の放電経路の時定数と等しくすることにより、同一の時
間後に第４のトランジスタ１５がオフ状態からオン状態
に移行することになる。即ち、トランジスタ１５のコレ
クタ電位は、トランジスタ１１のベース電位がハイレベ
ルＨからローレベルＬになった後、時間を後に（［１に
示すようにローレベルＬとなる。即ち、波形劣化を生じ
させることなく、所望の遅延時間ｔを与えることができ
る。
第４図は遅延時間制御の説明図であり、データＤｉｎが
入力端子２１に加えられ、制御端子２２に振幅レベルＬ
１〜Ｌ３のデータＣＤＩ〜ＣＤ３を加えた場合の出力デ
ータＤｏｕｔｌ〜ｐｏｕｔ３の遅延時間ｔ１〜ｔ３を示
すもので、制御端子２２に振幅レベルＬ１＝００データ
ＣＤＩを加えた場合、トランジスタ１１，１２，１４．
１５等の動作遅延による最小の遅延時間ｔ１が得られ、
又振幅レベルＬ２のデータＣＤ２を制御端子２２に加え
ると、ｔ、 ２ ＞ ｔ １の遅延時間ｔ２が得られる
。同様に、振幅レベルＬ３＞Ｌ２のデータＣＤ３を制御
端子２２に加えると、ｔ ３＞ｔ ２の遅延時間ｔ３が
得られる。
入力端子２１に加えられ、制御端子２２に振幅レベルＬ
１〜Ｌ３のデータＣＤＩ〜ＣＤ３を加えた場合の出力デ
ータＤｏｕｔｌ〜ｐｏｕｔ３の遅延時間ｔ１〜ｔ３を示
すもので、制御端子２２に振幅レベルＬ１＝００データ
ＣＤＩを加えた場合、トランジスタ１１，１２，１４．
１５等の動作遅延による最小の遅延時間ｔ１が得られ、
又振幅レベルＬ２のデータＣＤ２を制御端子２２に加え
ると、ｔ、 ２ ＞ ｔ １の遅延時間ｔ２が得られる
。同様に、振幅レベルＬ３＞Ｌ２のデータＣＤ３を制御
端子２２に加えると、ｔ ３＞ｔ ２の遅延時間ｔ３が
得られる。
従って、振幅レベル調整部２５により制御端子２２に加
えるデータの振幅レベルを調整すれば、所望の遅延時間
を得ることができる。その場合、差動対のトランジスタ
回路を用いているから、波形劣化を生じることはない。
えるデータの振幅レベルを調整すれば、所望の遅延時間
を得ることができる。その場合、差動対のトランジスタ
回路を用いているから、波形劣化を生じることはない。
又正弦波信号のみでなく、数Ｇ ｂ ／ ｓ程度の高速
データに対しても、正確な遅延時間を任意に設定するこ
とが可能となる。又振幅レベル調整部２５は、例えば、
ダイオードを用いた簡単な構成の減衰器を用い、外部か
らダイオードに加えるバイアス電圧により、デー夕の振
幅レベルを制御することも可能である。
データに対しても、正確な遅延時間を任意に設定するこ
とが可能となる。又振幅レベル調整部２５は、例えば、
ダイオードを用いた簡単な構成の減衰器を用い、外部か
らダイオードに加えるバイアス電圧により、デー夕の振
幅レベルを制御することも可能である。
又遅延時間は１タイムスロット以内に限定されるが、こ
のような遅延回路を縦続接続することにより、更に大き
な遅延時間を連続的に設定することも可能であり、又固
定の遅延時間を与える遅延回路と組合せることも可能で
ある。
のような遅延回路を縦続接続することにより、更に大き
な遅延時間を連続的に設定することも可能であり、又固
定の遅延時間を与える遅延回路と組合せることも可能で
ある。
以上説明したように、本発明は、差動対を構成する第１
．第２のトランジスタ１，２のベースに平衡型の入力デ
ータを加え、これらの第１．第２のトランジスタ１，２
にそれぞれ直列的に接続した第３．第４のトランジスタ
４．５のベースに、入力データを反転し、その振幅レベ
ルを調整したデータを加え、第３．第４のトランジスタ
４．５のエミッタ間に接続したコンデンサ６の充放電を
利用して、第３．第４のトランジスタ４．５のコレクタ
から、所望の遅延時間を与えたデータを出力させるもの
であり、第３．第４のトランジスタ４．５のベースに加
えるデータの振幅レベルを調整することにより、入力端
子に加えられる高速データに対して、任意の遅延時間を
容易に且つ正確に設定することができる利点がある。
．第２のトランジスタ１，２のベースに平衡型の入力デ
ータを加え、これらの第１．第２のトランジスタ１，２
にそれぞれ直列的に接続した第３．第４のトランジスタ
４．５のベースに、入力データを反転し、その振幅レベ
ルを調整したデータを加え、第３．第４のトランジスタ
４．５のエミッタ間に接続したコンデンサ６の充放電を
利用して、第３．第４のトランジスタ４．５のコレクタ
から、所望の遅延時間を与えたデータを出力させるもの
であり、第３．第４のトランジスタ４．５のベースに加
えるデータの振幅レベルを調整することにより、入力端
子に加えられる高速データに対して、任意の遅延時間を
容易に且つ正確に設定することができる利点がある。
又差動対のトランジスタ回路により構成したものである
から、波形劣化を生じることはなく、且つ比較的簡単な
回路構成であるから、集積回路化或いは光信号の送受信
部を構成する集積回路内に形成することも容易となる利
点がある。
から、波形劣化を生じることはなく、且つ比較的簡単な
回路構成であるから、集積回路化或いは光信号の送受信
部を構成する集積回路内に形成することも容易となる利
点がある。
第１図は本発明の原理説明図、第２図は本発明の詳細な
説明図、第３図は本発明の実施例の動作説明図、第４図
は本発明の実施例の遅延時間制御の説明図である。 １．２は第１．第２のトランジスタ、３は定電流源、４
．５は第３．第４のトランジスタ、６はコンデンサ、７
．８は負荷抵抗である。
説明図、第３図は本発明の実施例の動作説明図、第４図
は本発明の実施例の遅延時間制御の説明図である。 １．２は第１．第２のトランジスタ、３は定電流源、４
．５は第３．第４のトランジスタ、６はコンデンサ、７
．８は負荷抵抗である。
Claims (1)
- 【特許請求の範囲】 入力端子から平衡型の入力データがそれぞれベースに加
えられる第１、第２のトランジスタ（１、２）と、 該第１、第２のトランジスタ（１、２）のエミッタに接
続された定電流源（３）と、 それぞれのエミッタが前記第１、第２のトランジスタ（
１、２）のコレクタに接続され、それぞれのベースに前
記入力データが反転され且つ振幅レベルが調整されたデ
ータが制御端子から加えられる第３、第４のトランジス
タ（４、５）と、該第３、第４のトランジスタ（４、５
）のエミッタ間に接続されたコンデンサ（６）と、 前記第３、第４のトランジスタ（４、５）のそれぞれの
コレクタに接続された出力端子及び負荷抵抗（７、８）
とを 備えたことを特徴とするデータ遅延回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008645A JPH02190022A (ja) | 1989-01-19 | 1989-01-19 | データ遅延回路 |
| CA002006974A CA2006974C (en) | 1989-01-19 | 1990-01-02 | Data delay circuit and clock extraction circuit using the same |
| AU47787/90A AU618160B2 (en) | 1989-01-19 | 1990-01-08 | Data delay circuit and clock extraction circuit using the same |
| EP19900100918 EP0379171A3 (en) | 1989-01-19 | 1990-01-17 | Data delay circuit and clock extraction circuit using the same |
| US07/662,502 US5066877A (en) | 1989-01-19 | 1991-02-28 | Data delay circuit and clock extraction circuit using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1008645A JPH02190022A (ja) | 1989-01-19 | 1989-01-19 | データ遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02190022A true JPH02190022A (ja) | 1990-07-26 |
Family
ID=11698686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1008645A Pending JPH02190022A (ja) | 1989-01-19 | 1989-01-19 | データ遅延回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5066877A (ja) |
| EP (1) | EP0379171A3 (ja) |
| JP (1) | JPH02190022A (ja) |
| AU (1) | AU618160B2 (ja) |
| CA (1) | CA2006974C (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817321B2 (ja) * | 1989-11-02 | 1996-02-21 | 富士通株式会社 | 制御可能な遅延論理回路 |
| US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
| US5179303A (en) * | 1991-10-24 | 1993-01-12 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
| US5262690A (en) * | 1992-04-29 | 1993-11-16 | International Business Machines Corporation | Variable delay clock circuit |
| US5355035A (en) * | 1993-01-08 | 1994-10-11 | Vora Madhukar B | High speed BICMOS switches and multiplexers |
| US6002268A (en) * | 1993-01-08 | 1999-12-14 | Dynachip Corporation | FPGA with conductors segmented by active repeaters |
| US5585754A (en) * | 1993-04-02 | 1996-12-17 | Nec Corporation | Integrated digital circuit |
| US5539783A (en) * | 1995-05-18 | 1996-07-23 | Hazeltine Corporation | Non-coherent synchronization signal detector |
| DE59608289D1 (de) * | 1995-05-24 | 2002-01-10 | Infineon Technologies Ag | Schaltungsanordnung zum Erzeugen eines gegenüber einem Eingangssignal orthogonalen Ausgangssignal sowie Verwendungen dieser Schaltungsanordnung |
| JPH08330950A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | クロック再生回路 |
| US5945863A (en) * | 1997-06-18 | 1999-08-31 | Applied Micro Circuits Corporation | Analog delay circuit |
| FR2766993B1 (fr) * | 1997-07-31 | 1999-10-15 | Sgs Thomson Microelectronics | Circuit de retard reglable |
| US6208212B1 (en) * | 1999-03-11 | 2001-03-27 | Ericsson Inc. | Delay cell with controlled output amplitude |
| US20060218421A1 (en) * | 2005-03-28 | 2006-09-28 | Akros Silicon, Inc. | Method for dynamic insertion loss control for ethernet signaling from a network attached power sourcing device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2976432A (en) * | 1959-12-14 | 1961-03-21 | Jr William A Geckle | Stable-fast recovery transistorized multivibrator circuit |
| JPH067647B2 (ja) * | 1984-07-27 | 1994-01-26 | 株式会社日立製作所 | パルス発生回路 |
| JPS6240814A (ja) * | 1985-08-16 | 1987-02-21 | Toshiba Corp | 遅延回路 |
| JPS62101116A (ja) * | 1985-10-29 | 1987-05-11 | Toko Inc | パルス遅延回路 |
| CA1270911A (en) * | 1986-07-18 | 1990-06-26 | Einar O. Traa | Programmable high-speed digital delay circuit |
| NL8602329A (nl) * | 1986-09-15 | 1988-04-05 | Philips Nv | Vertragingsschakeling voorzien van alles-doorlatende netwerken. |
| JPS63131720A (ja) * | 1986-11-21 | 1988-06-03 | Fujitsu Ltd | 可変遅延回路 |
| US4874966A (en) * | 1987-01-31 | 1989-10-17 | U.S. Philips Corporation | Multivibrator circuit having compensated delay time |
| US4893036A (en) * | 1988-08-15 | 1990-01-09 | Vtc Incorporated | Differential signal delay circuit |
-
1989
- 1989-01-19 JP JP1008645A patent/JPH02190022A/ja active Pending
-
1990
- 1990-01-02 CA CA002006974A patent/CA2006974C/en not_active Expired - Fee Related
- 1990-01-08 AU AU47787/90A patent/AU618160B2/en not_active Ceased
- 1990-01-17 EP EP19900100918 patent/EP0379171A3/en not_active Withdrawn
-
1991
- 1991-02-28 US US07/662,502 patent/US5066877A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CA2006974A1 (en) | 1990-07-19 |
| AU618160B2 (en) | 1991-12-12 |
| EP0379171A3 (en) | 1990-12-12 |
| CA2006974C (en) | 1994-05-10 |
| EP0379171A2 (en) | 1990-07-25 |
| AU4778790A (en) | 1990-07-26 |
| US5066877A (en) | 1991-11-19 |
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