JPS61242136A - 自己診断方式 - Google Patents
自己診断方式Info
- Publication number
- JPS61242136A JPS61242136A JP8314485A JP8314485A JPS61242136A JP S61242136 A JPS61242136 A JP S61242136A JP 8314485 A JP8314485 A JP 8314485A JP 8314485 A JP8314485 A JP 8314485A JP S61242136 A JPS61242136 A JP S61242136A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- frequency
- diagnosis
- self
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
スタッフ多重変換装置の、低次群側及び高次群側をルー
プバックし、自己診断を行うに際し、低次群受信側の電
圧制御発振器の周波数を中心周波数にし、且つ該電圧制
御発振器よりの、メモリの読み出しクロックを常に書き
込まれたデータの略中央で読み出し出来るようにし、テ
スト用の基準となるクロックを発生するクロック発生器
を不要にし、安価で小形化可能にしたものである。
プバックし、自己診断を行うに際し、低次群受信側の電
圧制御発振器の周波数を中心周波数にし、且つ該電圧制
御発振器よりの、メモリの読み出しクロックを常に書き
込まれたデータの略中央で読み出し出来るようにし、テ
スト用の基準となるクロックを発生するクロック発生器
を不要にし、安価で小形化可能にしたものである。
本発明は、アウトオブサービス中の、ディジタル信号を
多重１分離を行うスタッフ多重変換装置の、低次群側及
び高次群側をループバックし、自己診断を行う自己診断
方式の改良に関する。
多重１分離を行うスタッフ多重変換装置の、低次群側及
び高次群側をループバックし、自己診断を行う自己診断
方式の改良に関する。
上記自己診断を行う場合、安価で且つ小形化可能である
ことが望ましい。
ことが望ましい。
第３図は従来例の自己診断の場合のスタッフ多重変換装
置のブロック図である。
置のブロック図である。
図中１．４，６．９はＮ分周器、２゛、８は位相比較器
、３，１０はメモリ、５はスタッフィング多重化回路、
７は電圧制御発振器（以下■ＣＯと称す）、１１はテス
トパターン発生回路、１２はクロック発生器、１３は照
合回路、１４はデスクッフィング多重分離回路を示す。
、３，１０はメモリ、５はスタッフィング多重化回路、
７は電圧制御発振器（以下■ＣＯと称す）、１１はテス
トパターン発生回路、１２はクロック発生器、１３は照
合回路、１４はデスクッフィング多重分離回路を示す。
第３図において、通常は、テストパターン発生回路１１
及び照合回路１３及びクロック発生器１２は使用せず、
送られてきた低次群のＮビットのデータは、送られてき
たクロックをＮ分周器ｌにてＮ分周されたクロックにて
、順次メモリ３に書き込み、この書き込まれたデータは
、スタッフィング多電化回路５よりの、少し早い速度の
クロックを、Ｎ分周器４にて分周したクロックで読み出
し、スタッフィング多重化回路５に入力する。
及び照合回路１３及びクロック発生器１２は使用せず、
送られてきた低次群のＮビットのデータは、送られてき
たクロックをＮ分周器ｌにてＮ分周されたクロックにて
、順次メモリ３に書き込み、この書き込まれたデータは
、スタッフィング多電化回路５よりの、少し早い速度の
クロックを、Ｎ分周器４にて分周したクロックで読み出
し、スタッフィング多重化回路５に入力する。
この時、Ｎ分周器１で分周されたクロックとＮ分周器４
にて分周されたクロックの位相を位相比較器２にて比較
し、１ビット分の差が出ると、予め決められた位置にス
タッフパルスを挿入し同期化し、スタッフィング多重化
回路５にて、他の低次群のデータと多重化され送信され
る。
にて分周されたクロックの位相を位相比較器２にて比較
し、１ビット分の差が出ると、予め決められた位置にス
タッフパルスを挿入し同期化し、スタッフィング多重化
回路５にて、他の低次群のデータと多重化され送信され
る。
受信側では、デスクッフィング多重分離回路１４にて各
低次群に分離され、デスタツフイングされたデータは、
デスクッフィング多重分離回路１４より出力されるデー
タより、タイミング抽出されたクロックを、Ｎ分周器９
にて分周したクロックで、メモリ１０に書き込み、ＶＣ
Ｏ７のクロックをＮ分周器６にて分周したクロックで読
み出し、送信されたデータを受信する。
低次群に分離され、デスタツフイングされたデータは、
デスクッフィング多重分離回路１４より出力されるデー
タより、タイミング抽出されたクロックを、Ｎ分周器９
にて分周したクロックで、メモリ１０に書き込み、ＶＣ
Ｏ７のクロックをＮ分周器６にて分周したクロックで読
み出し、送信されたデータを受信する。
この場合は、Ｎ分周器９にて分周されたクロックと、Ｎ
分周器６にて分周されたクロックとは位相比較器８にて
位相比較され、この出力にてＶＣＯ７を制御し、ＶＣＯ
７の出力の位相をデスクッフィング多重分離回路１４よ
り出力されるクロックの位相に同期さしている。
分周器６にて分周されたクロックとは位相比較器８にて
位相比較され、この出力にてＶＣＯ７を制御し、ＶＣＯ
７の出力の位相をデスクッフィング多重分離回路１４よ
り出力されるクロックの位相に同期さしている。
ここで自己診断を行う為には、テストパターン発生回路
１１及び照合回路１３を第３図に示す如く低次群の受信
側に挿入し、又低次群の受信側と送信側及び高次群の送
信側と受信側とを点線で示す如く接続し、ループバック
状態とし、テストパターン発生回路１１より、テストパ
ターンデータを送信し、ｌ順してきたテストパターンデ
ータを、照合回路１３にて正しいテストパターンデータ
と照合することにより自己診断を行う。
１１及び照合回路１３を第３図に示す如く低次群の受信
側に挿入し、又低次群の受信側と送信側及び高次群の送
信側と受信側とを点線で示す如く接続し、ループバック
状態とし、テストパターン発生回路１１より、テストパ
ターンデータを送信し、ｌ順してきたテストパターンデ
ータを、照合回路１３にて正しいテストパターンデータ
と照合することにより自己診断を行う。
この場合は、低次群の送信側には基準になるクロックが
入力されなくなり、又低次群及び高次群をループバック
する時瞬断が生じ、この時■ｃ。
入力されなくなり、又低次群及び高次群をループバック
する時瞬断が生じ、この時■ｃ。
７の周波数は中心周波数より大きく離れたままでロック
されることがある。
されることがある。
このようにロックされるとメモリｌＯより読み出し誤り
が生じ、装置としては障害がないのに、障害ありと誤判
定されることになる。
が生じ、装置としては障害がないのに、障害ありと誤判
定されることになる。
この為、自己診断をする場合は、基準になるクロックを
発生さすクロック発生器１２を持ち、このクロックにて
テストパターン発生回路１１を動作さすと共に、このク
ロックをＮ分周器９に入力し、ＶＣＯ７の周波数を中心
周波数とし且つ位相をこのクロックに同期させ、瞬断が
生じても、メモリ１０よりの読み出し誤りが生じないよ
うにし、正常に自己診断が出来るようにしている。
発生さすクロック発生器１２を持ち、このクロックにて
テストパターン発生回路１１を動作さすと共に、このク
ロックをＮ分周器９に入力し、ＶＣＯ７の周波数を中心
周波数とし且つ位相をこのクロックに同期させ、瞬断が
生じても、メモリ１０よりの読み出し誤りが生じないよ
うにし、正常に自己診断が出来るようにしている。
しかしながら、上記の自己診断方式では、クロック発生
器１２が必要で高価になると共に、低次群の受信側のＶ
ＣＯ７以外の部分はＬＳＩ化していたがクロック発生器
１２は、このＬＳＩの中に集積出来なく大形になる問題
点がある。
器１２が必要で高価になると共に、低次群の受信側のＶ
ＣＯ７以外の部分はＬＳＩ化していたがクロック発生器
１２は、このＬＳＩの中に集積出来なく大形になる問題
点がある。
上記問題点は、低次群受信側の位相同期回路の位相比較
器の出力をデユーティ５０％とするようにして、電圧制
御発振器の周波数を中心周波数にし、且つ該電圧制御発
振器よりの、メモリの読み出しクロックに読み出し禁止
区域を設け、読み出しクロックがこの中に入ると、該位
相同期回路の分周回路をリセットし、常に書き込まれた
データの略中央で読み出し出来るようにした本発明の手
段により解決される。
器の出力をデユーティ５０％とするようにして、電圧制
御発振器の周波数を中心周波数にし、且つ該電圧制御発
振器よりの、メモリの読み出しクロックに読み出し禁止
区域を設け、読み出しクロックがこの中に入ると、該位
相同期回路の分周回路をリセットし、常に書き込まれた
データの略中央で読み出し出来るようにした本発明の手
段により解決される。
本発明によれば、自己診断時は、瞬断があっても、ｖＣ
Ｏの周波数は中心周波数となり又読み出しクロックは、
メモリに書き込まれたデータの略中心で読み出し出来る
位相となるので、正常な自己診断が行え、クロック発生
器は不用となり、安価になると共に小形化可能になる。
Ｏの周波数は中心周波数となり又読み出しクロックは、
メモリに書き込まれたデータの略中心で読み出し出来る
位相となるので、正常な自己診断が行え、クロック発生
器は不用となり、安価になると共に小形化可能になる。
のブロック図、第２図は第１図の各部のタイムチャート
である。
である。
第１図中１５は書き込みセル、１６はマルチプレクサ、
１７は位相比較器、１８．２５はオア回路、１９は排他
的論理和回路、２０はセレクタ、２１．２２はＦＦ、２
３．２４はアンド回路、２６．２７は８分周回路を示す
。
１７は位相比較器、１８．２５はオア回路、１９は排他
的論理和回路、２０はセレクタ、２１．２２はＦＦ、２
３．２４はアンド回路、２６．２７は８分周回路を示す
。
第１図の場合は、第３図のＮ分周器を８分周回路とした
場合の例であり、第３図と対比すると、８分周回路２６
．２７はＮ分周器９．６であり、位相比較器１７は位相
比較器８に相当する。
場合の例であり、第３図と対比すると、８分周回路２６
．２７はＮ分周器９．６であり、位相比較器１７は位相
比較器８に相当する。
又書き込みセル１５．マルチプレクサ１６はメモリをＦ
Ｆとした場合の書き込み部分読み出し部分である。
Ｆとした場合の書き込み部分読み出し部分である。
又位相比較器１７のセレクタ２０は、通常の場合は、読
み出しクロックＲ１を選択し、自己診断を行う時は書き
込みクロックＷ５を選択するようにしである。
み出しクロックＲ１を選択し、自己診断を行う時は書き
込みクロックＷ５を選択するようにしである。
ここで第１図の動作を説明すると、第２図のＷＣＬＫに
示す書き込みクロ７りは、８分周回路２６に入力し８分
周され、第２図のＷ１〜Ｗ８に示す如きパルスとなり、
このパルスにて、第２図のＤＡＴＡ ＩＮに示す書き込
みセル１５に入力するデータを、書き込むと、書き込み
セル１５には、第２図のＤＡＴＡＩ−ＤＡＴＡ８に示す
如く書きこまれる。
示す書き込みクロ７りは、８分周回路２６に入力し８分
周され、第２図のＷ１〜Ｗ８に示す如きパルスとなり、
このパルスにて、第２図のＤＡＴＡ ＩＮに示す書き込
みセル１５に入力するデータを、書き込むと、書き込み
セル１５には、第２図のＤＡＴＡＩ−ＤＡＴＡ８に示す
如く書きこまれる。
一方、第２図のＲＣＬＫに示す読み出しクロックは８分
周回路２７に入力し、８分周され、第２図のＲ１−Ｒ８
に示す如きパルスとなり、このパルスにて、書き込まれ
たデータを読み出すと、マルチプレクサ１６よりは、第
２図のＤＡＴＡＯＵＴに示す如く、書き込みセル１５に
入力したデータが出力される。
周回路２７に入力し、８分周され、第２図のＲ１−Ｒ８
に示す如きパルスとなり、このパルスにて、書き込まれ
たデータを読み出すと、マルチプレクサ１６よりは、第
２図のＤＡＴＡＯＵＴに示す如く、書き込みセル１５に
入力したデータが出力される。
自己診断をしない時は、書き込みクロックＷ１と読み出
しクロックＲ１の位相は、位相比較器１７にて比較され
、第２図のＰＣに示すこの位相差の出力は、第３図のｖ
ＣＯ７に入力し、ｖＣＯ７を制御し、書き込みクロック
の位相が読み出しクロックに追従するように動作し、書
き込まれたデータの略中央で読み出す。
しクロックＲ１の位相は、位相比較器１７にて比較され
、第２図のＰＣに示すこの位相差の出力は、第３図のｖ
ＣＯ７に入力し、ｖＣＯ７を制御し、書き込みクロック
の位相が読み出しクロックに追従するように動作し、書
き込まれたデータの略中央で読み出す。
自己診断する時は、セレクタ２０にて、書き込みクロッ
クＷ５が選択され、これがＦＦ２１のクロック端子に入
力するので、ＦＦ２１，２２の出力Ｑのアンドをアンド
回路２３にてとり、又出力Ｑのアンドをアンド回路２４
にてとり、これ等の出力をオア回路２５を介して出力す
るようにすると、この出力は第２図ＴＳＴ時のＰＣに示
す如くデユーティ５０％に固定され、ｖＣＯ７の周波数
は中心周波数となるように制御される。
クＷ５が選択され、これがＦＦ２１のクロック端子に入
力するので、ＦＦ２１，２２の出力Ｑのアンドをアンド
回路２３にてとり、又出力Ｑのアンドをアンド回路２４
にてとり、これ等の出力をオア回路２５を介して出力す
るようにすると、この出力は第２図ＴＳＴ時のＰＣに示
す如くデユーティ５０％に固定され、ｖＣＯ７の周波数
は中心周波数となるように制御される。
又書き込みクロックＷ１．Ｗ２．Ｗ７．Ｗ８はオア回路
１８に入力しており、この出力は第２図ＴＳＴ時の読み
出し禁止区域に示す如くなり、これは排他的論理和回路
１９に入力しており、又読み出しクロックＲ１も入力し
ているので、第２図ＴＳＴ時のＲ１に示す如く、読み出
しクロックＲ１が読み出し禁止区域に入ると、排他的論
理和回路１９より、第２図ＴＳＴ時のＲＥＳＥＴに示す
リセットパルスを出力し、８分周回路２７はリセットさ
れ、８分周回路２７の出力は第２図のＴＳＴ時のＲ１の
イ点の読み出しクロックよりスタートするようになり、
常に書き込まれたデータの略中央で読み出すようになる
。
１８に入力しており、この出力は第２図ＴＳＴ時の読み
出し禁止区域に示す如くなり、これは排他的論理和回路
１９に入力しており、又読み出しクロックＲ１も入力し
ているので、第２図ＴＳＴ時のＲ１に示す如く、読み出
しクロックＲ１が読み出し禁止区域に入ると、排他的論
理和回路１９より、第２図ＴＳＴ時のＲＥＳＥＴに示す
リセットパルスを出力し、８分周回路２７はリセットさ
れ、８分周回路２７の出力は第２図のＴＳＴ時のＲ１の
イ点の読み出しクロックよりスタートするようになり、
常に書き込まれたデータの略中央で読み出すようになる
。
こうなると、自己診断時クロック発生器１２は無くとも
、テストパターン発生回路１１はデスクソフＩング多重
分離回路１４よりのクロックにて動作し、第３図のメモ
リ１０よりは常に正常に読み出すことが出来るので、正
常に自己診断を行うことが出来る。
、テストパターン発生回路１１はデスクソフＩング多重
分離回路１４よりのクロックにて動作し、第３図のメモ
リ１０よりは常に正常に読み出すことが出来るので、正
常に自己診断を行うことが出来る。
従って、追加するものは、オア回路１８．排他的論理和
回路１９．セレクタ２０であり、これ等は安価なもので
あり、全部合わしてもクロック発生器１２より迩かに安
価であり、又低次群の受信側のＶＣＯ７を除く回路と一
緒にＬＳＩ化出来、小形化可能となる。
回路１９．セレクタ２０であり、これ等は安価なもので
あり、全部合わしてもクロック発生器１２より迩かに安
価であり、又低次群の受信側のＶＣＯ７を除く回路と一
緒にＬＳＩ化出来、小形化可能となる。
以上詳細に説明せる如く本発明によれば、安価で且つ小
形化可能な構成でスタッフ多重変換装置の自己診断が可
能になる効果がある。
形化可能な構成でスタッフ多重変換装置の自己診断が可
能になる効果がある。
第１図は本発明の実施例の位相同期回路の要部のブロッ
ク図、 第２図は第１図の各部のタイムチャート、第３図は従来
例の自己診断の場合のスタッフ多重変換装置のブロック
図である。 図において、 １、 ４． ６． ９はＮ分周器、 ２．８．１７は位相比較器、 ３．１０はメモリ、 ５はスタッフィング多重化回路、 ７は電圧制御発振器、 １１はテストパターン発生回路、 １２はクロック発生器、 １３は照合回路、 １４はデスクッフィング多重分離回路、１５は書き込み
セル、 １６はマルチプレクサ、 １８．２５はオア回路、 １９は排他的論理和回路、 ２０はセレクタ、 ２１．２２はＦＦ。 ２３．２４はアンド回路、 ２６．２７は８分周回路を示す。
ク図、 第２図は第１図の各部のタイムチャート、第３図は従来
例の自己診断の場合のスタッフ多重変換装置のブロック
図である。 図において、 １、 ４． ６． ９はＮ分周器、 ２．８．１７は位相比較器、 ３．１０はメモリ、 ５はスタッフィング多重化回路、 ７は電圧制御発振器、 １１はテストパターン発生回路、 １２はクロック発生器、 １３は照合回路、 １４はデスクッフィング多重分離回路、１５は書き込み
セル、 １６はマルチプレクサ、 １８．２５はオア回路、 １９は排他的論理和回路、 ２０はセレクタ、 ２１．２２はＦＦ。 ２３．２４はアンド回路、 ２６．２７は８分周回路を示す。
Claims (1)
- 【特許請求の範囲】 スタッフ多重変換装置の低次群側及び高次群側をループ
バックし、 低次群側よりテストパターンを送信し、 照合回路により照合することにより、自己診断を行うに
際し、 低次群受信側の位相同期回路の位相比較器の出力をデュ
ーティ５０％とするようにして、 電圧制御発振器の周波数を中心周波数にし、且つ該電圧
制御発振器よりの、メモリの読み出しクロックに読み出
し禁止区域を設け、 読み出しクロックがこの中に入ると、 該位相同期回路の分周回路をリセットし、 常に書き込まれたデータの略中央で読み出し出来るよう
にしたことを特徴とする自己診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8314485A JPS61242136A (ja) | 1985-04-18 | 1985-04-18 | 自己診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8314485A JPS61242136A (ja) | 1985-04-18 | 1985-04-18 | 自己診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242136A true JPS61242136A (ja) | 1986-10-28 |
Family
ID=13794021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8314485A Pending JPS61242136A (ja) | 1985-04-18 | 1985-04-18 | 自己診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242136A (ja) |
-
1985
- 1985-04-18 JP JP8314485A patent/JPS61242136A/ja active Pending
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