JPS61242136A - Self-diagnosis system - Google Patents

Abstract

PURPOSE:To attain a normal self-diagnosis by setting the frequency of a voltage control oscillator VCO at a center frequency and also providing a read inhibiting area to a memory reading clock sent from a VCO. CONSTITUTION:In a self-diagnosis mode a writing clock W5 is selected by a selector 20 and supplied to the clock terminal of an FF 21. Then the AND of the outputs of FF 21 and an FF 22 are secured by AND circuit 23 and 24 respectively and delivered via an OR circuit 25. Thus the output is fixed at duty 50% and a reset pulse is delivered from an exclusive OR circuit 19 when the frequency reading clock R1 of a VCO 7 is supplied to a read inhibiting area. Thus the reading action is always carried out at the center of the written data. This secures the normal self-diagnosis.

Description

【発明の詳細な説明】 〔概要〕 スタッフ多重変換装置の、低次群側及び高次群側をルー
プバックし、自己診断を行うに際し、低次群受信側の電
圧制御発振器の周波数を中心周波数にし、且つ該電圧制
御発振器よりの、メモリの読み出しクロックを常に書き
込まれたデータの略中央で読み出し出来るようにし、テ
スト用の基準となるクロックを発生するクロック発生器
を不要にし、安価で小形化可能にしたものである。[Detailed Description of the Invention] [Summary] When performing self-diagnosis by looping back the low-order group side and the high-order group side of the stuff multiplex converter, the frequency of the voltage-controlled oscillator on the low-order group receiving side is set as the center frequency, In addition, the memory read clock from the voltage controlled oscillator can always be read at approximately the center of written data, eliminating the need for a clock generator that generates a reference clock for testing, making it possible to reduce the cost and size. This is what I did.

〔産業上の利用分野〕[Industrial application field]

本発明は、アウトオブサービス中の、ディジタル信号を
多重１分離を行うスタッフ多重変換装置の、低次群側及
び高次群側をループバックし、自己診断を行う自己診断
方式の改良に関する。The present invention relates to an improvement in a self-diagnosis method that performs self-diagnosis by looping back the low-order group side and the high-order group side of a stuff multiplexing converter that multiplexes and demultiplexes digital signals during out-of-service.

上記自己診断を行う場合、安価で且つ小形化可能である
ことが望ましい。When performing the above-mentioned self-diagnosis, it is desirable that the device be inexpensive and miniaturized.

〔従来の技術〕[Conventional technology]

第３図は従来例の自己診断の場合のスタッフ多重変換装
置のブロック図である。FIG. 3 is a block diagram of a conventional stuff multiplex conversion device for self-diagnosis.

図中１．４，６．９はＮ分周器、２゛、８は位相比較器
、３，１０はメモリ、５はスタッフィング多重化回路、
７は電圧制御発振器（以下■ＣＯと称す）、１１はテス
トパターン発生回路、１２はクロック発生器、１３は照
合回路、１４はデスクッフィング多重分離回路を示す。In the figure, 1.4 and 6.9 are N frequency dividers, 2' and 8 are phase comparators, 3 and 10 are memories, 5 is a stuffing multiplexing circuit,
7 is a voltage controlled oscillator (hereinafter referred to as CO), 11 is a test pattern generation circuit, 12 is a clock generator, 13 is a verification circuit, and 14 is a demultiplexing circuit.

第３図において、通常は、テストパターン発生回路１１
及び照合回路１３及びクロック発生器１２は使用せず、
送られてきた低次群のＮビットのデータは、送られてき
たクロックをＮ分周器ｌにてＮ分周されたクロックにて
、順次メモリ３に書き込み、この書き込まれたデータは
、スタッフィング多電化回路５よりの、少し早い速度の
クロックを、Ｎ分周器４にて分周したクロックで読み出
し、スタッフィング多重化回路５に入力する。In FIG. 3, normally the test pattern generation circuit 11
And the matching circuit 13 and clock generator 12 are not used,
The sent N-bit data of the low-order group is sequentially written into the memory 3 using a clock obtained by dividing the sent clock by N by the N frequency divider l, and this written data is stuffed. A slightly faster clock from the multi-electrification circuit 5 is read out as a clock frequency-divided by the N frequency divider 4, and inputted to the stuffing multiplexing circuit 5.

この時、Ｎ分周器１で分周されたクロックとＮ分周器４
にて分周されたクロックの位相を位相比較器２にて比較
し、１ビット分の差が出ると、予め決められた位置にス
タッフパルスを挿入し同期化し、スタッフィング多重化
回路５にて、他の低次群のデータと多重化され送信され
る。At this time, the clock frequency divided by N frequency divider 1 and the clock frequency divided by N frequency divider 4
A phase comparator 2 compares the phases of the clocks frequency-divided at , and if there is a difference of 1 bit, a stuff pulse is inserted at a predetermined position for synchronization, and a stuffing multiplexer 5 performs the following steps: It is multiplexed with data of other lower order groups and transmitted.

受信側では、デスクッフィング多重分離回路１４にて各
低次群に分離され、デスタツフイングされたデータは、
デスクッフィング多重分離回路１４より出力されるデー
タより、タイミング抽出されたクロックを、Ｎ分周器９
にて分周したクロックで、メモリ１０に書き込み、ＶＣ
Ｏ７のクロックをＮ分周器６にて分周したクロックで読
み出し、送信されたデータを受信する。On the receiving side, the demultiplexing and demultiplexing circuit 14 separates the data into each lower order group and destuffs the data.
The clock whose timing has been extracted from the data output from the demultiplexing circuit 14 is passed to the N frequency divider 9.
Write to memory 10 with the clock frequency divided by VC
The clock of O7 is read by the clock divided by the N frequency divider 6, and the transmitted data is received.

この場合は、Ｎ分周器９にて分周されたクロックと、Ｎ
分周器６にて分周されたクロックとは位相比較器８にて
位相比較され、この出力にてＶＣＯ７を制御し、ＶＣＯ
７の出力の位相をデスクッフィング多重分離回路１４よ
り出力されるクロックの位相に同期さしている。In this case, the clock frequency divided by the N frequency divider 9 and the N
The phase of the clock divided by the frequency divider 6 is compared by the phase comparator 8, and this output controls the VCO 7.
The phase of the output from the demultiplexing circuit 14 is synchronized with the phase of the clock output from the demultiplexing circuit 14.

ここで自己診断を行う為には、テストパターン発生回路
１１及び照合回路１３を第３図に示す如く低次群の受信
側に挿入し、又低次群の受信側と送信側及び高次群の送
信側と受信側とを点線で示す如く接続し、ループバック
状態とし、テストパターン発生回路１１より、テストパ
ターンデータを送信し、ｌ順してきたテストパターンデ
ータを、照合回路１３にて正しいテストパターンデータ
と照合することにより自己診断を行う。In order to perform the self-diagnosis here, the test pattern generation circuit 11 and matching circuit 13 are inserted into the receiving side of the low-order group as shown in FIG. The receiving side and the receiving side are connected as shown by the dotted line, and the loopback state is established. Test pattern data is transmitted from the test pattern generation circuit 11. Perform self-diagnosis by comparing with

この場合は、低次群の送信側には基準になるクロックが
入力されなくなり、又低次群及び高次群をループバック
する時瞬断が生じ、この時■ｃ。In this case, the reference clock is no longer input to the transmitting side of the low-order group, and an instantaneous interruption occurs when looping back the low-order group and the high-order group, and at this time (c).

７の周波数は中心周波数より大きく離れたままでロック
されることがある。7 frequency may remain locked far away from the center frequency.

このようにロックされるとメモリｌＯより読み出し誤り
が生じ、装置としては障害がないのに、障害ありと誤判
定されることになる。If the device is locked in this way, a reading error will occur from the memory IO, and it will be erroneously determined that there is a failure even though there is no failure in the device.

この為、自己診断をする場合は、基準になるクロックを
発生さすクロック発生器１２を持ち、このクロックにて
テストパターン発生回路１１を動作さすと共に、このク
ロックをＮ分周器９に入力し、ＶＣＯ７の周波数を中心
周波数とし且つ位相をこのクロックに同期させ、瞬断が
生じても、メモリ１０よりの読み出し誤りが生じないよ
うにし、正常に自己診断が出来るようにしている。Therefore, when performing self-diagnosis, a clock generator 12 is provided that generates a reference clock, and this clock operates the test pattern generation circuit 11, and this clock is input to the N frequency divider 9. By setting the frequency of the VCO 7 as the center frequency and synchronizing the phase with this clock, even if a momentary power outage occurs, reading errors from the memory 10 will not occur, and self-diagnosis can be performed normally.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

しかしながら、上記の自己診断方式では、クロック発生
器１２が必要で高価になると共に、低次群の受信側のＶ
ＣＯ７以外の部分はＬＳＩ化していたがクロック発生器
１２は、このＬＳＩの中に集積出来なく大形になる問題
点がある。However, in the above self-diagnosis method, the clock generator 12 is required and expensive, and the V
Although the parts other than the CO 7 are integrated into an LSI, there is a problem in that the clock generator 12 cannot be integrated into this LSI and becomes large in size.

〔問題点を解決するための手段〕[Means for solving problems]

上記問題点は、低次群受信側の位相同期回路の位相比較
器の出力をデユーティ５０％とするようにして、電圧制
御発振器の周波数を中心周波数にし、且つ該電圧制御発
振器よりの、メモリの読み出しクロックに読み出し禁止
区域を設け、読み出しクロックがこの中に入ると、該位
相同期回路の分周回路をリセットし、常に書き込まれた
データの略中央で読み出し出来るようにした本発明の手
段により解決される。The above problem can be solved by setting the output of the phase comparator of the phase locked loop on the low-order group receiving side to 50% duty, making the frequency of the voltage controlled oscillator the center frequency, and This problem is solved by the means of the present invention, which provides a read-prohibited area in the read clock, and when the read clock enters the area, resets the frequency divider circuit of the phase synchronized circuit, so that data can always be read at approximately the center of the written data. be done.

〔作用〕[Effect]

本発明によれば、自己診断時は、瞬断があっても、ｖＣ
Ｏの周波数は中心周波数となり又読み出しクロックは、
メモリに書き込まれたデータの略中心で読み出し出来る
位相となるので、正常な自己診断が行え、クロック発生
器は不用となり、安価になると共に小形化可能になる。According to the present invention, during self-diagnosis, even if there is a momentary interruption, the vC
The frequency of O is the center frequency, and the read clock is
Since the phase that can be read is approximately at the center of the data written in the memory, normal self-diagnosis can be performed, a clock generator is not required, and the cost and size can be reduced.

のブロック図、第２図は第１図の各部のタイムチャート
である。FIG. 2 is a time chart of each part of FIG. 1.

第１図中１５は書き込みセル、１６はマルチプレクサ、
１７は位相比較器、１８．２５はオア回路、１９は排他
的論理和回路、２０はセレクタ、２１．２２はＦＦ、２
３．２４はアンド回路、２６．２７は８分周回路を示す
。In FIG. 1, 15 is a write cell, 16 is a multiplexer,
17 is a phase comparator, 18.25 is an OR circuit, 19 is an exclusive OR circuit, 20 is a selector, 21.22 is an FF, 2
3.24 shows an AND circuit, and 26.27 shows an 8 frequency divider circuit.

第１図の場合は、第３図のＮ分周器を８分周回路とした
場合の例であり、第３図と対比すると、８分周回路２６
．２７はＮ分周器９．６であり、位相比較器１７は位相
比較器８に相当する。In the case of FIG. 1, the N frequency divider in FIG. 3 is an 8 frequency divider circuit.
．． 27 is an N frequency divider 9.6, and the phase comparator 17 corresponds to the phase comparator 8.

又書き込みセル１５．マルチプレクサ１６はメモリをＦ
Ｆとした場合の書き込み部分読み出し部分である。Also write cell 15. Multiplexer 16 connects the memory to F
This is the write part and the read part when F is selected.

又位相比較器１７のセレクタ２０は、通常の場合は、読
み出しクロックＲ１を選択し、自己診断を行う時は書き
込みクロックＷ５を選択するようにしである。Further, the selector 20 of the phase comparator 17 is configured to select the read clock R1 in normal cases, and select the write clock W5 when performing self-diagnosis.

ここで第１図の動作を説明すると、第２図のＷＣＬＫに
示す書き込みクロ７りは、８分周回路２６に入力し８分
周され、第２図のＷ１〜Ｗ８に示す如きパルスとなり、
このパルスにて、第２図のＤＡＴＡ　ＩＮに示す書き込
みセル１５に入力するデータを、書き込むと、書き込み
セル１５には、第２図のＤＡＴＡＩ−ＤＡＴＡ８に示す
如く書きこまれる。To explain the operation of FIG. 1, the write clock signal WCLK shown in FIG. 2 is input to the divide-by-8 circuit 26 and divided by 8, resulting in pulses as shown in W1 to W8 in FIG.
When the data input to the write cell 15 shown as DATA IN in FIG. 2 is written with this pulse, the data is written to the write cell 15 as shown in DATAI-DATA8 in FIG.

一方、第２図のＲＣＬＫに示す読み出しクロックは８分
周回路２７に入力し、８分周され、第２図のＲ１−Ｒ８
に示す如きパルスとなり、このパルスにて、書き込まれ
たデータを読み出すと、マルチプレクサ１６よりは、第
２図のＤＡＴＡＯＵＴに示す如く、書き込みセル１５に
入力したデータが出力される。On the other hand, the read clock shown as RCLK in FIG.
When the written data is read out using this pulse, the data input to the write cell 15 is outputted from the multiplexer 16 as shown at DATAOUT in FIG.

自己診断をしない時は、書き込みクロックＷ１と読み出
しクロックＲ１の位相は、位相比較器１７にて比較され
、第２図のＰＣに示すこの位相差の出力は、第３図のｖ
ＣＯ７に入力し、ｖＣＯ７を制御し、書き込みクロック
の位相が読み出しクロックに追従するように動作し、書
き込まれたデータの略中央で読み出す。When not performing self-diagnosis, the phases of the write clock W1 and the read clock R1 are compared in the phase comparator 17, and the output of this phase difference shown in the PC in FIG.
It inputs to CO7, controls vCO7, operates so that the phase of the write clock follows the read clock, and reads data approximately at the center of the written data.

自己診断する時は、セレクタ２０にて、書き込みクロッ
クＷ５が選択され、これがＦＦ２１のクロック端子に入
力するので、ＦＦ２１，２２の出力Ｑのアンドをアンド
回路２３にてとり、又出力Ｑのアンドをアンド回路２４
にてとり、これ等の出力をオア回路２５を介して出力す
るようにすると、この出力は第２図ＴＳＴ時のＰＣに示
す如くデユーティ５０％に固定され、ｖＣＯ７の周波数
は中心周波数となるように制御される。When performing self-diagnosis, the write clock W5 is selected by the selector 20, and this is input to the clock terminal of the FF21, so the AND circuit 23 takes the AND of the outputs Q of the FF21 and 22, and the AND of the output Q. AND circuit 24
When these outputs are outputted via the OR circuit 25, the duty is fixed at 50% as shown in the PC at TST in Figure 2, and the frequency of vCO7 becomes the center frequency. controlled by.

又書き込みクロックＷ１．Ｗ２．Ｗ７．Ｗ８はオア回路
１８に入力しており、この出力は第２図ＴＳＴ時の読み
出し禁止区域に示す如くなり、これは排他的論理和回路
１９に入力しており、又読み出しクロックＲ１も入力し
ているので、第２図ＴＳＴ時のＲ１に示す如く、読み出
しクロックＲ１が読み出し禁止区域に入ると、排他的論
理和回路１９より、第２図ＴＳＴ時のＲＥＳＥＴに示す
リセットパルスを出力し、８分周回路２７はリセットさ
れ、８分周回路２７の出力は第２図のＴＳＴ時のＲ１の
イ点の読み出しクロックよりスタートするようになり、
常に書き込まれたデータの略中央で読み出すようになる
。Also, write clock W1. W2. W7. W8 is input to the OR circuit 18, and its output is as shown in the read prohibited area during TST in FIG. 2. This is input to the exclusive OR circuit 19, and the read clock R1 is also input. Therefore, when the read clock R1 enters the read prohibited area as shown by R1 at TST in FIG. 2, the exclusive OR circuit 19 outputs a reset pulse shown at RESET at TST in FIG. The frequency circuit 27 is reset, and the output of the 8 frequency divider circuit 27 starts from the read clock at point A of R1 during TST in FIG.
The data will always be read at approximately the center of the written data.

こうなると、自己診断時クロック発生器１２は無くとも
、テストパターン発生回路１１はデスクソフＩング多重
分離回路１４よりのクロックにて動作し、第３図のメモ
リ１０よりは常に正常に読み出すことが出来るので、正
常に自己診断を行うことが出来る。In this case, even without the self-diagnosis clock generator 12, the test pattern generation circuit 11 operates with the clock from the desk software demultiplexing circuit 14, and data can always be read normally from the memory 10 in FIG. Therefore, self-diagnosis can be performed normally.

従って、追加するものは、オア回路１８．排他的論理和
回路１９．セレクタ２０であり、これ等は安価なもので
あり、全部合わしてもクロック発生器１２より迩かに安
価であり、又低次群の受信側のＶＣＯ７を除く回路と一
緒にＬＳＩ化出来、小形化可能となる。Therefore, what is added is OR circuit 18. Exclusive OR circuit 19. The selector 20 is an inexpensive item, and even if all of them are combined, it is much cheaper than the clock generator 12, and it can be integrated into an LSI together with the circuits other than the VCO 7 on the receiving side of the low-order group, and is small. It becomes possible to

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明せる如く本発明によれば、安価で且つ小
形化可能な構成でスタッフ多重変換装置の自己診断が可
能になる効果がある。As described in detail above, according to the present invention, there is an effect that self-diagnosis of the stuff multiplexing converter can be performed with an inexpensive and downsized configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例の位相同期回路の要部のブロッ
ク図、 第２図は第１図の各部のタイムチャート、第３図は従来
例の自己診断の場合のスタッフ多重変換装置のブロック
図である。 図において、 １、　４．　６．　９はＮ分周器、 ２．８．１７は位相比較器、 ３．１０はメモリ、 ５はスタッフィング多重化回路、 ７は電圧制御発振器、 １１はテストパターン発生回路、 １２はクロック発生器、 １３は照合回路、 １４はデスクッフィング多重分離回路、１５は書き込み
セル、 １６はマルチプレクサ、 １８．２５はオア回路、 １９は排他的論理和回路、 ２０はセレクタ、 ２１．２２はＦＦ。 ２３．２４はアンド回路、 ２６．２７は８分周回路を示す。Fig. 1 is a block diagram of the main parts of the phase synchronized circuit according to the embodiment of the present invention, Fig. 2 is a time chart of each part of Fig. 1, and Fig. 3 is a diagram of the stuff multiplexing device for self-diagnosis in the conventional example. It is a block diagram. In the figure, 1, 4. 6. 9 is an N frequency divider, 2.8.17 is a phase comparator, 3.10 is a memory, 5 is a stuffing multiplexing circuit, 7 is a voltage controlled oscillator, 11 is a test pattern generation circuit, 12 is a clock generator, 13 14 is a demultiplexing circuit, 15 is a write cell, 16 is a multiplexer, 18.25 is an OR circuit, 19 is an exclusive OR circuit, 20 is a selector, and 21.22 is an FF. 23.24 shows an AND circuit, and 26.27 shows a divide-by-8 circuit.

Claims (1)

【特許請求の範囲】 スタッフ多重変換装置の低次群側及び高次群側をループ
バックし、 低次群側よりテストパターンを送信し、 照合回路により照合することにより、自己診断を行うに
際し、 低次群受信側の位相同期回路の位相比較器の出力をデュ
ーティ５０％とするようにして、 電圧制御発振器の周波数を中心周波数にし、且つ該電圧
制御発振器よりの、メモリの読み出しクロックに読み出
し禁止区域を設け、 読み出しクロックがこの中に入ると、 該位相同期回路の分周回路をリセットし、 常に書き込まれたデータの略中央で読み出し出来るよう
にしたことを特徴とする自己診断方式。[Claims] When performing self-diagnosis, by looping back the low-order group side and the high-order group side of the stuff multiplex conversion device, transmitting a test pattern from the low-order group side, and comparing it with a matching circuit, the low-order The output of the phase comparator of the phase-locked circuit on the group reception side is set to a duty of 50%, the frequency of the voltage controlled oscillator is set as the center frequency, and a read prohibited area is set to the memory read clock from the voltage controlled oscillator. A self-diagnosis method is provided, and when a read clock enters the clock, a frequency dividing circuit of the phase synchronized circuit is reset, so that data can always be read at substantially the center of written data.