JPS61242079A - Ｍｏｓ型半導体素子の製造方法 - Google Patents
Ｍｏｓ型半導体素子の製造方法Info
- Publication number
- JPS61242079A JPS61242079A JP8390485A JP8390485A JPS61242079A JP S61242079 A JPS61242079 A JP S61242079A JP 8390485 A JP8390485 A JP 8390485A JP 8390485 A JP8390485 A JP 8390485A JP S61242079 A JPS61242079 A JP S61242079A
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- JP
- Japan
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- drain region
- region
- concentration drain
- gate
- ion implantation
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体素子の製造方法に関し、特に、
中耐圧及び高耐圧のＭＯＳ型半導体素子の低濃度ドレイ
ン及び高濃度ドレインの形成方法に関する。
中耐圧及び高耐圧のＭＯＳ型半導体素子の低濃度ドレイ
ン及び高濃度ドレインの形成方法に関する。
従来、この種の中耐圧及び高耐圧ＭＯＳ型半導体素子に
おいては、低濃度ドレイン領域形成後、ゲート電極を形
成しその後高濃度ドレイン領域を形成していた。
おいては、低濃度ドレイン領域形成後、ゲート電極を形
成しその後高濃度ドレイン領域を形成していた。
従来の中耐圧及び高耐圧ＭＯＳｆｉ半導体素子の製造方
法を第３図（ａ）〜（Ｃ）ｔ−用いて説明する。第３図
（ａ）に示すように、ＬＯＣＯ８法にてフィールド酸化
膜２３．チャンネルストッパー２２．４１４化膜２８を
形成する。その後例えばフォトリソグラフィー技術を用
ｒて選択的に低濃度ドレイン領域２６を形成すべく、フ
ォトレジスト膜２９のバターニングを行なう。次に例え
ばイオン注入技術を用いて低濃度ドレイン領域２６を形
成し、フォトレジスト膜２９を除去する。そして熱処理
を行ない低濃度ドレイン領域２６を充分に深く押し込む
。
法を第３図（ａ）〜（Ｃ）ｔ−用いて説明する。第３図
（ａ）に示すように、ＬＯＣＯ８法にてフィールド酸化
膜２３．チャンネルストッパー２２．４１４化膜２８を
形成する。その後例えばフォトリソグラフィー技術を用
ｒて選択的に低濃度ドレイン領域２６を形成すべく、フ
ォトレジスト膜２９のバターニングを行なう。次に例え
ばイオン注入技術を用いて低濃度ドレイン領域２６を形
成し、フォトレジスト膜２９を除去する。そして熱処理
を行ない低濃度ドレイン領域２６を充分に深く押し込む
。
次に１第３図（ｂ）に示すように、第３図（ａ）の薄い
酸化膜２８を除去し、ゲート酸化膜２４を例えば熱酸化
法によシ形成する。次に、ゲート電極形成のため例えば
多結晶シリコン膜をＬＰＣＶＤ法にて全面に形成しフォ
トリソグラフィー技術によシ選択的に多結晶シリコンゲ
ート電極２５を形成する。
酸化膜２８を除去し、ゲート酸化膜２４を例えば熱酸化
法によシ形成する。次に、ゲート電極形成のため例えば
多結晶シリコン膜をＬＰＣＶＤ法にて全面に形成しフォ
トリソグラフィー技術によシ選択的に多結晶シリコンゲ
ート電極２５を形成する。
次に第３図（Ｃ）に示すように、高濃度ドレイン領域２
７を形成すべく、この領域上の酸化膜２４をフォトリソ
グラフィー技術で選択的にエツチングを行なう。次に、
例えば熱拡散法により高濃度ドレイン領域２７を形成す
る。このあと層間絶縁膜及びアルミ引き出し電極を形成
しＭＯＳ型半導体素子を得ることができる。
７を形成すべく、この領域上の酸化膜２４をフォトリソ
グラフィー技術で選択的にエツチングを行なう。次に、
例えば熱拡散法により高濃度ドレイン領域２７を形成す
る。このあと層間絶縁膜及びアルミ引き出し電極を形成
しＭＯＳ型半導体素子を得ることができる。
上述した従来の中尉圧及び高耐圧ＭＯＳｆｉ半導体素子
においては、低濃度ドレイン層を形成した後にゲート電
極を形成しているため、ゲート電極とドレイン領域のオ
ーバーラツプ量が大きくなってしまいゲート・ドレイン
間の寄生容量が大きくなるという欠点がある。この結果
、高速動作に対しては非常に不利となる。また、ＬＳＩ
の一部、例えば出力部として使用する場合などは消費電
流の増加をまねき、チップサイズの制限を与えるものと
なる。
においては、低濃度ドレイン層を形成した後にゲート電
極を形成しているため、ゲート電極とドレイン領域のオ
ーバーラツプ量が大きくなってしまいゲート・ドレイン
間の寄生容量が大きくなるという欠点がある。この結果
、高速動作に対しては非常に不利となる。また、ＬＳＩ
の一部、例えば出力部として使用する場合などは消費電
流の増加をまねき、チップサイズの制限を与えるものと
なる。
本発明は上記欠点を除去し、ゲート・ドレイン間の寄生
容量を大きくすることがなく、高速動作を可能とし、ま
た出力部として使用する場合に、消費電流の増加を招か
ずチップサイズの大型化を防ぐことができるＭＯＳ型半
導体素子の製造方法を提供することを目的とする。
容量を大きくすることがなく、高速動作を可能とし、ま
た出力部として使用する場合に、消費電流の増加を招か
ずチップサイズの大型化を防ぐことができるＭＯＳ型半
導体素子の製造方法を提供することを目的とする。
本発明のＭＯＢ型半導体素子の製造方法は、低濃度ドレ
イン領域と高濃匿ドレイン領域を有する中尉圧及び高耐
圧ＭＯＳ型半導体素子の製造方法において、ゲート領域
及びソース・ドレイン領域の絶縁膜を形成し次いでケー
ト電極形成後、低濃度ドレイン領域を複数回のイオン注
入方法を用いて濃度と深さを制御して形成する第一の工
程と、高濃度ドレイン形成領域の前記絶縁膜を除去し薄
い絶縁膜を形成する第二の工程と、高嬢度ドレイン領域
をイオン注入技術によシ形成する第三の工程とを含んで
構成される。したがって低濃度ドレイン領域の形成をゲ
ート電極にセルファラインで形成し、かつ熱処理はイオ
ン注入層のアニールのみ行うために、ゲート電極及びド
レイン領域のオーバーラツプを最小限にすることが可能
となる。
イン領域と高濃匿ドレイン領域を有する中尉圧及び高耐
圧ＭＯＳ型半導体素子の製造方法において、ゲート領域
及びソース・ドレイン領域の絶縁膜を形成し次いでケー
ト電極形成後、低濃度ドレイン領域を複数回のイオン注
入方法を用いて濃度と深さを制御して形成する第一の工
程と、高濃度ドレイン形成領域の前記絶縁膜を除去し薄
い絶縁膜を形成する第二の工程と、高嬢度ドレイン領域
をイオン注入技術によシ形成する第三の工程とを含んで
構成される。したがって低濃度ドレイン領域の形成をゲ
ート電極にセルファラインで形成し、かつ熱処理はイオ
ン注入層のアニールのみ行うために、ゲート電極及びド
レイン領域のオーバーラツプを最小限にすることが可能
となる。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した断面図でオシ、本実施例としてＮチ
ャンネル型ＭＯＳ）ランジスタについて説明する。
めに工程順に示した断面図でオシ、本実施例としてＮチ
ャンネル型ＭＯＳ）ランジスタについて説明する。
まず、第１図（ａ）に示すように、Ｐ型半導体基板１に
チャンネルストッパー領域２を形成後、例えばＬＯＣＯ
８法にてフィールド酸化膜３を形成する。
チャンネルストッパー領域２を形成後、例えばＬＯＣＯ
８法にてフィールド酸化膜３を形成する。
次に能動領域にゲート絶縁ＰＡ４を例えば熱酸化法を用
いて形成する。次に例えばＬＰＣＶＤ法によシ多結晶シ
リコン層を形成し、例えばフォトリソグラフィー技術及
びエツチング技術によシ、ゲート多結晶シリコン′ｆ＆
′４ｊＩｉ、５を選択的に形成する。
いて形成する。次に例えばＬＰＣＶＤ法によシ多結晶シ
リコン層を形成し、例えばフォトリソグラフィー技術及
びエツチング技術によシ、ゲート多結晶シリコン′ｆ＆
′４ｊＩｉ、５を選択的に形成する。
次に、第１図（ｂ）に示すように、ゲート多結晶シリコ
ン電極５にセルファラインでｎ型低濃度ドレイン領域６
ｔ−イオン注入技術によシ形成する。このとき、ｎ型低
濃度ドレイン領域６は、高濃度ドレイン領域に比べ深さ
を必要とし、一定濃度で深さを得るために、エネルギー
の異なった条件で複数回イオン注入を例えばリン原子で
行なう。第２図は本実施例のドレイン領域のプロファイ
ルを示す図である。第２図には例えば２回のイオン注入
にて低濃度ドレイン領域１０を形成することを示す。
ン電極５にセルファラインでｎ型低濃度ドレイン領域６
ｔ−イオン注入技術によシ形成する。このとき、ｎ型低
濃度ドレイン領域６は、高濃度ドレイン領域に比べ深さ
を必要とし、一定濃度で深さを得るために、エネルギー
の異なった条件で複数回イオン注入を例えばリン原子で
行なう。第２図は本実施例のドレイン領域のプロファイ
ルを示す図である。第２図には例えば２回のイオン注入
にて低濃度ドレイン領域１０を形成することを示す。
次に、第１図（Ｃ１に示すように、高濃度ドレイン領域
７を形成するために、フォトリソグラフィー技術及びエ
ツチング技術を用い、高濃度ドレイン領域７となる領域
の酸化膜を選択的に除去する。
７を形成するために、フォトリソグラフィー技術及びエ
ツチング技術を用い、高濃度ドレイン領域７となる領域
の酸化膜を選択的に除去する。
次に薄い酸化膜を例えば熱酸化法によシ形成し、例えば
ヒ素原子のイオン注入技術によシ高濃度ドレイン領域７
を形成する。第２図に示すように、低濃度ドレイン領域
よシも浅く濃度の高いイオン注入を行なう。
ヒ素原子のイオン注入技術によシ高濃度ドレイン領域７
を形成する。第２図に示すように、低濃度ドレイン領域
よシも浅く濃度の高いイオン注入を行なう。
次に、第１図（ｄ）に示すように、例えばＣＶＤ法によ
シ眉間絶縁膜９を形成し、例えばフォトリソグラフィー
技術及びエツチング技術によシコンタクトを開口し、例
えばスパッタ法によシ・アルミニウム膜を形成し、例え
ばフォトリングラフイー技術及びエツチング技術により
アルミニウム引き出し電極８を形成する。このようにし
て、本発明の一実施例のＭＯＳ型半導体素子の製造が可
能となる。
シ眉間絶縁膜９を形成し、例えばフォトリソグラフィー
技術及びエツチング技術によシコンタクトを開口し、例
えばスパッタ法によシ・アルミニウム膜を形成し、例え
ばフォトリングラフイー技術及びエツチング技術により
アルミニウム引き出し電極８を形成する。このようにし
て、本発明の一実施例のＭＯＳ型半導体素子の製造が可
能となる。
尚、一実施例としてＮ型のＭＯＳトランジスタについて
説明したがＰ型のＭＯＳトランジスタ、あるいはＩＣと
してＣ−ＭＯＳタイプの構成であっても同様の効果を得
ることができる。
説明したがＰ型のＭＯＳトランジスタ、あるいはＩＣと
してＣ−ＭＯＳタイプの構成であっても同様の効果を得
ることができる。
以上説明したように本発明は、低濃度ドレイン領域の形
成においてゲート電極形成後イオン注入によシ行ない、
かつ一定濃度で所望の深さを得るために、イオン注入を
複数回行なう。さらに高濃度ドレイン層の形成もイオン
注入で行なう。これによυ、ゲート絶縁膜形成後の熱処
理はイオン注入領域のアニールだけとなるため、ゲート
領域と低濃度ドレイン領域のオーバーラツプを最小にす
ることが可能となり、ゲート・ドレイン間容量を最小に
でき、高速動作が可能となシ、また、ＬＳＩの一部、例
えば出力部として使用する場合などで消費電流の増加を
まねき、チップサイズの大聖化をまねくことをなくすこ
とができるという効果が得られる。
成においてゲート電極形成後イオン注入によシ行ない、
かつ一定濃度で所望の深さを得るために、イオン注入を
複数回行なう。さらに高濃度ドレイン層の形成もイオン
注入で行なう。これによυ、ゲート絶縁膜形成後の熱処
理はイオン注入領域のアニールだけとなるため、ゲート
領域と低濃度ドレイン領域のオーバーラツプを最小にす
ることが可能となり、ゲート・ドレイン間容量を最小に
でき、高速動作が可能となシ、また、ＬＳＩの一部、例
えば出力部として使用する場合などで消費電流の増加を
まねき、チップサイズの大聖化をまねくことをなくすこ
とができるという効果が得られる。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した断面図、第２図は本発明のドレイン
領域のプロファイルを示す図、第３図（ａ）〜（Ｃ）は
従来のＭＯＳ型半導体素子の製造方法を説明するために
工程順に示した断面図である。 １．２１・・・・・・半導体基板、２．２２・・・・・
・チャンネルストツバ＋、：３，２３・・・・・・フィ
ール）”酸化膜、４゜２４・・・・・・ゲート絶縁膜、
５．２５・・・・・・ゲート電極、６、１０．２６・・
・・・・低濃度ドレイン領域、 ７．１１．２７・・
・・・・高濃度ドレイン領域、８・・・・・・アルミニ
ウム引き出し電極、９・・・・・・層間絶縁膜、２８・
・・・・・薄い絶縁膜、２９・・・・・・７オトレジス
ト膜。 矛１乞
めに工程順に示した断面図、第２図は本発明のドレイン
領域のプロファイルを示す図、第３図（ａ）〜（Ｃ）は
従来のＭＯＳ型半導体素子の製造方法を説明するために
工程順に示した断面図である。 １．２１・・・・・・半導体基板、２．２２・・・・・
・チャンネルストツバ＋、：３，２３・・・・・・フィ
ール）”酸化膜、４゜２４・・・・・・ゲート絶縁膜、
５．２５・・・・・・ゲート電極、６、１０．２６・・
・・・・低濃度ドレイン領域、 ７．１１．２７・・
・・・・高濃度ドレイン領域、８・・・・・・アルミニ
ウム引き出し電極、９・・・・・・層間絶縁膜、２８・
・・・・・薄い絶縁膜、２９・・・・・・７オトレジス
ト膜。 矛１乞
Claims (1)
- 低濃度ドレイン領域と高濃度ドレイン領域を有する中耐
圧及び高耐圧ＭＯＳ型半導体素子の製造方法においてゲ
ート領域及びソース・ドレイン領域の絶縁膜を形成し次
いでゲート電極形成後、低濃度ドレイン領域を複数回の
イオン注入方法を用いて形成する第一の工程と、高濃度
ドレイン形成領域の前記絶縁膜を除去し薄い絶縁膜を形
成する第二の工程と、高濃度ドレイン領域をイオン注入
技術により形成する第三の工程とを含むことを特徴とす
るＭＯＳ型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8390485A JPS61242079A (ja) | 1985-04-19 | 1985-04-19 | Ｍｏｓ型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8390485A JPS61242079A (ja) | 1985-04-19 | 1985-04-19 | Ｍｏｓ型半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242079A true JPS61242079A (ja) | 1986-10-28 |
Family
ID=13815608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8390485A Pending JPS61242079A (ja) | 1985-04-19 | 1985-04-19 | Ｍｏｓ型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242079A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338609A (ja) * | 1993-05-31 | 1994-12-06 | Nec Corp | 半導体装置の製造方法 |
| JP2001298187A (ja) * | 2000-03-15 | 2001-10-26 | Hynix Semiconductor Inc | 高電圧トランジスタの製造方法 |
-
1985
- 1985-04-19 JP JP8390485A patent/JPS61242079A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338609A (ja) * | 1993-05-31 | 1994-12-06 | Nec Corp | 半導体装置の製造方法 |
| JP2001298187A (ja) * | 2000-03-15 | 2001-10-26 | Hynix Semiconductor Inc | 高電圧トランジスタの製造方法 |
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