JPH0661260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0661260A JPH0661260A JP20779592A JP20779592A JPH0661260A JP H0661260 A JPH0661260 A JP H0661260A JP 20779592 A JP20779592 A JP 20779592A JP 20779592 A JP20779592 A JP 20779592A JP H0661260 A JPH0661260 A JP H0661260A
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- insulating film
- film
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Abstract
(57)【要約】
【目的】 半導体集積回路の製造において、基板に垂直
な縦型素子用の微細シリコン柱を形成し高集積度の半導
体集積回路を製造する。 【構成】 シリコン基板11の上にSiO2 膜40を全
面に形成し、この上にポリシリコンのパターン41を形
成し、薄膜ポリシリコン42、絶縁膜43を全面に形成
し、サイドウォール形成技術により側壁44を形成す
る。その後エッチングによりポリシリコンのパターン4
1を除き、薄膜ポリシリコンのパターン42をマスクに
SiO2 膜40をエッチングし、このSiO2 パターン
40をマスクにシリコン基板11をエッチングしシリコ
ン柱11aを得る。その後酸化によりSOIを形成し、
従来の方法でゲート、ソース、ドレインを形成する。
な縦型素子用の微細シリコン柱を形成し高集積度の半導
体集積回路を製造する。 【構成】 シリコン基板11の上にSiO2 膜40を全
面に形成し、この上にポリシリコンのパターン41を形
成し、薄膜ポリシリコン42、絶縁膜43を全面に形成
し、サイドウォール形成技術により側壁44を形成す
る。その後エッチングによりポリシリコンのパターン4
1を除き、薄膜ポリシリコンのパターン42をマスクに
SiO2 膜40をエッチングし、このSiO2 パターン
40をマスクにシリコン基板11をエッチングしシリコ
ン柱11aを得る。その後酸化によりSOIを形成し、
従来の方法でゲート、ソース、ドレインを形成する。
Description
【0001】
【産業上の利用分野】本発明は、超微細で高速な半導体
装置の製造方法に関し、特に縦型電界効果トランジスタ
を高度に集積した半導体装置に用いるのに好適な垂直形
状のシリコン柱の製造方法に関する。
装置の製造方法に関し、特に縦型電界効果トランジスタ
を高度に集積した半導体装置に用いるのに好適な垂直形
状のシリコン柱の製造方法に関する。
【0002】
【従来の技術】現在実用化されているMOS(金属酸化
物半導体)型集積回路では、半導体基板表面に平行(水
平方向)に電気伝導路(以下チャネルと略称する)を形
成した平面型MOS電界効果トランジスタ(以下MOS
FETと略称する)が主要な素子として用いられてい
る。従来集積回路の動作速度と集積度を向上させるため
に、各素子の寸法を縮小して半導体基板上の占有面積を
減少させることが行われてきた。上記平面型MOSFE
Tの占有面積を減少させるには、チャネル長を短くした
り、チャネル幅を小さくする必要がある。ところが現在
の寸法からさらに縮小しようとすれば、短チャネル効果
やホットキャリアによる劣化、あるいは電流駆動能力の
低下など多くの問題に直面することとなる。すなわち、
従来のスケーリング則で素子寸法を縮小して占有面積を
減少することはほぼ限界に達している。
物半導体)型集積回路では、半導体基板表面に平行(水
平方向)に電気伝導路(以下チャネルと略称する)を形
成した平面型MOS電界効果トランジスタ(以下MOS
FETと略称する)が主要な素子として用いられてい
る。従来集積回路の動作速度と集積度を向上させるため
に、各素子の寸法を縮小して半導体基板上の占有面積を
減少させることが行われてきた。上記平面型MOSFE
Tの占有面積を減少させるには、チャネル長を短くした
り、チャネル幅を小さくする必要がある。ところが現在
の寸法からさらに縮小しようとすれば、短チャネル効果
やホットキャリアによる劣化、あるいは電流駆動能力の
低下など多くの問題に直面することとなる。すなわち、
従来のスケーリング則で素子寸法を縮小して占有面積を
減少することはほぼ限界に達している。
【0003】一方、SOI(Silicon on I
nsulator)基板等に形成したMOSFETにお
いて、半導体薄膜部分を完全に空乏化することにより、
動作速度をはじめとする素子特性を向上できることが見
いだされており、こうした完全空乏化デバイスの研究が
最近行われている。また、チャネル領域を挟む2つのゲ
ート電極を有する2ゲートMOSFETにより、ドレイ
ン電流の制御性を向上させる研究も進められている。上
述のような占有面積の小さなデバイスや、完全空乏化デ
バイスや、2ゲートデバイスの実現には、様々な方法が
試みられている。
nsulator)基板等に形成したMOSFETにお
いて、半導体薄膜部分を完全に空乏化することにより、
動作速度をはじめとする素子特性を向上できることが見
いだされており、こうした完全空乏化デバイスの研究が
最近行われている。また、チャネル領域を挟む2つのゲ
ート電極を有する2ゲートMOSFETにより、ドレイ
ン電流の制御性を向上させる研究も進められている。上
述のような占有面積の小さなデバイスや、完全空乏化デ
バイスや、2ゲートデバイスの実現には、様々な方法が
試みられている。
【0004】上記方法の一つとして、シリコン基板表面
に対して垂直方向のチャネルを有する縦型MOSFET
を形成する方法がある。すなわち、上記縦型MOSFE
Tにおいては、チャネルを流れる電流の方向は基板とほ
ぼ平行を保ちながら、チャネル断面の形状をシリコン基
板表面に対して垂直方向に形成することによって、チャ
ネル長を短くしたりチャネル幅を小さくすることなく占
有面積を減少できる。又、上記縦型MOSFETにおい
ては、垂直方向に形成されたチャネル領域の周囲に、ゲ
ート電極を容易に形成することができる。従って、チャ
ネル領域が形成される垂直の基板部分を十分薄い柱状
(あるいは壁状)にすることによって、上記柱状の基板
部分を完全に空乏化することができる。さらに上記縦型
MOSFETにおいては、柱状に形成した上記基板部分
の相対する2つの側壁に沿ってゲート電極を形成するこ
とにより、2ゲート完全空乏化縦型MOSFETを容易
に実現できる。このようにチャネルを垂直に形成した縦
型MOSFETを主要な素子とすることによって、微細
で高速な半導体装置を製造できる。
に対して垂直方向のチャネルを有する縦型MOSFET
を形成する方法がある。すなわち、上記縦型MOSFE
Tにおいては、チャネルを流れる電流の方向は基板とほ
ぼ平行を保ちながら、チャネル断面の形状をシリコン基
板表面に対して垂直方向に形成することによって、チャ
ネル長を短くしたりチャネル幅を小さくすることなく占
有面積を減少できる。又、上記縦型MOSFETにおい
ては、垂直方向に形成されたチャネル領域の周囲に、ゲ
ート電極を容易に形成することができる。従って、チャ
ネル領域が形成される垂直の基板部分を十分薄い柱状
(あるいは壁状)にすることによって、上記柱状の基板
部分を完全に空乏化することができる。さらに上記縦型
MOSFETにおいては、柱状に形成した上記基板部分
の相対する2つの側壁に沿ってゲート電極を形成するこ
とにより、2ゲート完全空乏化縦型MOSFETを容易
に実現できる。このようにチャネルを垂直に形成した縦
型MOSFETを主要な素子とすることによって、微細
で高速な半導体装置を製造できる。
【0005】従来、SOI完全空乏化縦型MOSFET
の製造方法として、図2から図4に示すような方法があ
る(特願平3−217031)。以下図2から図4に従
って、従来のSOI完全空乏化縦型MOSFETの製造
方法について説明する。まず、図2(a)に示すように
P型シリコン基板11の表面に通常のフォトリソグラフ
ィ及びRIE法によってSiO2 のパターン12を形成
する。次いで図2(b)に示すようにSi3 N4 膜13
を100nmの厚さに形成する。
の製造方法として、図2から図4に示すような方法があ
る(特願平3−217031)。以下図2から図4に従
って、従来のSOI完全空乏化縦型MOSFETの製造
方法について説明する。まず、図2(a)に示すように
P型シリコン基板11の表面に通常のフォトリソグラフ
ィ及びRIE法によってSiO2 のパターン12を形成
する。次いで図2(b)に示すようにSi3 N4 膜13
を100nmの厚さに形成する。
【0006】その後、図2(c)に示すようにRIE法
によって全面をエッチングして、SiO2 パターン12
の両側面にSi3 N4 の側壁13aを形成する。この場
合に形成される側壁13aの水平方向の厚み(以下、単
に側壁13aの厚みという)は50nmであるが、この
側壁13aの厚みはSiO2 パターン12の厚さやSi
3 N4 膜13の厚さによって制御できる。次に、フッ酸
溶液に浸して図2(d)に示すようにSiO2 パターン
12のみを選択的に除去する。その後、図2(e)に示
すように、側壁13aエッチングマスクとしてRIE法
によってP型シリコン基板11を300nmの深さまで
エッチングしてシリコン柱11aを形成する。このよう
に、膜形成技術とサイドウォール形成技術とによって、
エッチングマスクとなる側壁13aを形成するので、シ
リコン柱11aの厚みは微細加工の制限に左右されな
い。
によって全面をエッチングして、SiO2 パターン12
の両側面にSi3 N4 の側壁13aを形成する。この場
合に形成される側壁13aの水平方向の厚み(以下、単
に側壁13aの厚みという)は50nmであるが、この
側壁13aの厚みはSiO2 パターン12の厚さやSi
3 N4 膜13の厚さによって制御できる。次に、フッ酸
溶液に浸して図2(d)に示すようにSiO2 パターン
12のみを選択的に除去する。その後、図2(e)に示
すように、側壁13aエッチングマスクとしてRIE法
によってP型シリコン基板11を300nmの深さまで
エッチングしてシリコン柱11aを形成する。このよう
に、膜形成技術とサイドウォール形成技術とによって、
エッチングマスクとなる側壁13aを形成するので、シ
リコン柱11aの厚みは微細加工の制限に左右されな
い。
【0007】次に、図3(f)に示すように、50nm
の厚さでSi3 N4 膜22を形成した後、RIE法によ
って全面エッチバックを行って、図3(j)に示すよう
にSi3 N4 の側壁22aを形成する。次に、図3
(h)に示すように、熱酸化を行って酸化膜23を形成
し、この酸化膜23によってシリコン柱11aをP型シ
リコン基板11から絶縁する。その後、図3(i)に示
すように、リン酸溶液で側壁22a、13aを除去して
シリコン柱11aを残す。次に、図3(j)に示すよう
に、上記シリコン柱11aの表面にゲート酸化膜31を
形成した後、図3(k)に示すように、ポリシコン等の
材料でゲート電極32を形成する。その後、上記形成さ
れたゲート電極32をマスクにして、シリコン柱11a
にヒ素(As)イオンを注入する。こうして、シリコン
柱11aにおけるゲート電極32によって覆われていな
い箇所に、ソース・ドレイン領域が形成される。完成例
は図4である。この従来例によれば、チャネル長を精度
よく制御できると共に、シリコン柱11aの厚みを微細
加工の限界とは関係なく薄く設定できるので、完全空乏
化MOS半導体装置を製造できる。
の厚さでSi3 N4 膜22を形成した後、RIE法によ
って全面エッチバックを行って、図3(j)に示すよう
にSi3 N4 の側壁22aを形成する。次に、図3
(h)に示すように、熱酸化を行って酸化膜23を形成
し、この酸化膜23によってシリコン柱11aをP型シ
リコン基板11から絶縁する。その後、図3(i)に示
すように、リン酸溶液で側壁22a、13aを除去して
シリコン柱11aを残す。次に、図3(j)に示すよう
に、上記シリコン柱11aの表面にゲート酸化膜31を
形成した後、図3(k)に示すように、ポリシコン等の
材料でゲート電極32を形成する。その後、上記形成さ
れたゲート電極32をマスクにして、シリコン柱11a
にヒ素(As)イオンを注入する。こうして、シリコン
柱11aにおけるゲート電極32によって覆われていな
い箇所に、ソース・ドレイン領域が形成される。完成例
は図4である。この従来例によれば、チャネル長を精度
よく制御できると共に、シリコン柱11aの厚みを微細
加工の限界とは関係なく薄く設定できるので、完全空乏
化MOS半導体装置を製造できる。
【0008】
【発明が解決しようとする課題】しかしながら、上記M
OSFETの製造方法においては、上記シリコン柱11
aの形成は、図2の(d)に見られるように、サイドウ
ォールで形成したSi3N4 膜をマスクとして行われ
る。この時、マスクとなるSi3 N4 膜の断面形状は、
長方形ではなく曲率を持った左右非対称な形状である
(図2の(d)参照)。このような形状のマスク材で垂
直形状で高いシリコン柱を得ることは非常に困難であ
る。つまり現在の微細加工技術では、上記のマスク形状
では垂直で良好なシリコン柱を得難く、上記超微細なS
OI完全空乏化MOSFETは製造しにくいという問題
点がある。そこで本発明の課題は、垂直で良好な形状の
シリコン柱を形成し上記超微細なSOI完全空乏化MO
SFETを簡単に製造できる半導体装置の製造方法を提
供することにある。
OSFETの製造方法においては、上記シリコン柱11
aの形成は、図2の(d)に見られるように、サイドウ
ォールで形成したSi3N4 膜をマスクとして行われ
る。この時、マスクとなるSi3 N4 膜の断面形状は、
長方形ではなく曲率を持った左右非対称な形状である
(図2の(d)参照)。このような形状のマスク材で垂
直形状で高いシリコン柱を得ることは非常に困難であ
る。つまり現在の微細加工技術では、上記のマスク形状
では垂直で良好なシリコン柱を得難く、上記超微細なS
OI完全空乏化MOSFETは製造しにくいという問題
点がある。そこで本発明の課題は、垂直で良好な形状の
シリコン柱を形成し上記超微細なSOI完全空乏化MO
SFETを簡単に製造できる半導体装置の製造方法を提
供することにある。
【0009】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、所定伝導形の半導体基板上の全面に第1の絶
縁膜を形成する工程と、この絶縁膜とは異なる薄膜材料
で選択的パターンを形成する工程と、前記パターンの上
から前記薄膜材料で薄膜を全面に形成する工程と、さら
に全面に第2の絶縁膜を形成する工程と、サイドウォー
ル技術により前記選択的パターン部の周囲部分のみを残
し前記第2の絶縁膜を除去して側壁を形成する工程と、
前記側壁形成物をマスクとして前記薄膜材料をエッチン
グする工程と、前記エッチングにおいて側壁形成物直下
に残留した前記薄膜材料をマスクとして前記第1の絶縁
膜をエッチングする工程と、前記エッチング工程で残留
した第1の絶縁膜をマスクとして半導体基板をエッチン
グして上記半導体基板上に半導体柱を形成する工程とを
備えることにより、前記課題を解決するものである。
造方法は、所定伝導形の半導体基板上の全面に第1の絶
縁膜を形成する工程と、この絶縁膜とは異なる薄膜材料
で選択的パターンを形成する工程と、前記パターンの上
から前記薄膜材料で薄膜を全面に形成する工程と、さら
に全面に第2の絶縁膜を形成する工程と、サイドウォー
ル技術により前記選択的パターン部の周囲部分のみを残
し前記第2の絶縁膜を除去して側壁を形成する工程と、
前記側壁形成物をマスクとして前記薄膜材料をエッチン
グする工程と、前記エッチングにおいて側壁形成物直下
に残留した前記薄膜材料をマスクとして前記第1の絶縁
膜をエッチングする工程と、前記エッチング工程で残留
した第1の絶縁膜をマスクとして半導体基板をエッチン
グして上記半導体基板上に半導体柱を形成する工程とを
備えることにより、前記課題を解決するものである。
【0010】
【作用】本発明においては、半導体基板11の上に第1
の絶縁膜40を形成し、この上に薄膜材料で選択的パタ
ーン41を形成し、同じ薄膜材料で全面に薄膜42を形
成し、さらに全面に第2の絶縁膜43を形成する。この
後サイドウォール技術により前記選択的パターン41の
周囲部分のみを残して前記第2の絶縁膜43を除去して
側壁44を形成する。
の絶縁膜40を形成し、この上に薄膜材料で選択的パタ
ーン41を形成し、同じ薄膜材料で全面に薄膜42を形
成し、さらに全面に第2の絶縁膜43を形成する。この
後サイドウォール技術により前記選択的パターン41の
周囲部分のみを残して前記第2の絶縁膜43を除去して
側壁44を形成する。
【0011】この側壁44の水平方向の厚さは、選択的
パターン41の厚さや第2の絶縁膜43の厚さによって
制御する。次に、この側壁44をマスクとして、薄膜4
2及び選択的パターン41をエッチングする。次に、残
留した薄膜42をマスクとして、側壁44および第1の
絶縁膜40をエッチングする。次に、残留した第1の絶
縁膜40をマスクとして半導体基板11をエッチングし
て、シリコン柱11aを得る。こうして、フォトリソグ
ラフィなどの選択的パターン形成の微細加工精度に制限
されず、サイドウォール技術の側壁形成により、微細な
シリコン柱が得られる。
パターン41の厚さや第2の絶縁膜43の厚さによって
制御する。次に、この側壁44をマスクとして、薄膜4
2及び選択的パターン41をエッチングする。次に、残
留した薄膜42をマスクとして、側壁44および第1の
絶縁膜40をエッチングする。次に、残留した第1の絶
縁膜40をマスクとして半導体基板11をエッチングし
て、シリコン柱11aを得る。こうして、フォトリソグ
ラフィなどの選択的パターン形成の微細加工精度に制限
されず、サイドウォール技術の側壁形成により、微細な
シリコン柱が得られる。
【0012】
【実施例】以下、本発明を図示した実施例によって詳細
に説明する。まず、図1(a)に示すようにP型シリコ
ン基板11の表面に、熱酸化膜(以下SiO2 膜と略称
する)40を全面に300nm形成する。その後通常の
フォトリソグラフィ及びRIE法により、ポリシリコン
(多結晶シリコン)のパターン41を形成する。次い
で、図1(b)に示すように前記ポリシリコンのパター
ン41と同じポリシリコン膜42、SiO2 膜43をそ
れぞれ30nm、300nmを順に形成する。
に説明する。まず、図1(a)に示すようにP型シリコ
ン基板11の表面に、熱酸化膜(以下SiO2 膜と略称
する)40を全面に300nm形成する。その後通常の
フォトリソグラフィ及びRIE法により、ポリシリコン
(多結晶シリコン)のパターン41を形成する。次い
で、図1(b)に示すように前記ポリシリコンのパター
ン41と同じポリシリコン膜42、SiO2 膜43をそ
れぞれ30nm、300nmを順に形成する。
【0013】次に、図1(c)に示すようにRIE法に
よって全面をエッチングして、ポリシリコンのパターン
41の両側面にSiO2 の側壁44を形成する。この場
合の側壁44の水平方向の厚さはポリシリコンパターン
41の厚さやSiO2 膜43の厚さによって制御でき
る。次に、ポリシリコンを全面エッチングすることによ
り、図1(d)に示すとおりポリシリコンパターン41
およびポリシリコン42を除去する。その後SiO2 エ
ッチングにより、Si柱エッチングするためのマスクと
してSiO2 40、ポリシリコン42が形成されたのが
図1(e)である。そして、この2層パターン(SiO
2 40、ポリシリコン42)をマスクに、RIE法によ
ってP型シリコン基板11を500nmの深さまでエッ
チングして、シリコン柱11aを形成したのが図1
(f)である。
よって全面をエッチングして、ポリシリコンのパターン
41の両側面にSiO2 の側壁44を形成する。この場
合の側壁44の水平方向の厚さはポリシリコンパターン
41の厚さやSiO2 膜43の厚さによって制御でき
る。次に、ポリシリコンを全面エッチングすることによ
り、図1(d)に示すとおりポリシリコンパターン41
およびポリシリコン42を除去する。その後SiO2 エ
ッチングにより、Si柱エッチングするためのマスクと
してSiO2 40、ポリシリコン42が形成されたのが
図1(e)である。そして、この2層パターン(SiO
2 40、ポリシリコン42)をマスクに、RIE法によ
ってP型シリコン基板11を500nmの深さまでエッ
チングして、シリコン柱11aを形成したのが図1
(f)である。
【0014】その後図1(g)に示すように、シリコン
ナイトライド(Si3 N4 )膜によるサイドウォール4
5を形成し、酸化することによってSOIを形成する。
(この時のSiO2 が46)。それから、ソース・ドレ
イン・ゲートは従来通り形成する。以上明らかなよう
に、サイドウォールによって製作した側壁をマスクにシ
リコン柱エッチングをするのではなく、ほぼ垂直な形状
のSiO2 をマスクにシリコン柱エッチングを行うた
め、現在の微細加工技術でも比較的容易に垂直なシリコ
ン柱を得ることができる。
ナイトライド(Si3 N4 )膜によるサイドウォール4
5を形成し、酸化することによってSOIを形成する。
(この時のSiO2 が46)。それから、ソース・ドレ
イン・ゲートは従来通り形成する。以上明らかなよう
に、サイドウォールによって製作した側壁をマスクにシ
リコン柱エッチングをするのではなく、ほぼ垂直な形状
のSiO2 をマスクにシリコン柱エッチングを行うた
め、現在の微細加工技術でも比較的容易に垂直なシリコ
ン柱を得ることができる。
【0015】
【発明の効果】以上説明した通り、本発明によれば、フ
ォトリソグラフィの微細加工を上回る超微細で良好な垂
直シリコン柱が得られ、これを用いて超微細なSOI完
全空乏化MOSFETを形成し、超高密度な集積度を持
つ高速半導体装置を製造することができるという効果が
ある。
ォトリソグラフィの微細加工を上回る超微細で良好な垂
直シリコン柱が得られ、これを用いて超微細なSOI完
全空乏化MOSFETを形成し、超高密度な集積度を持
つ高速半導体装置を製造することができるという効果が
ある。
【図1】図1は、本発明の半導体装置の製造方法の実施
例によるSOI完全空乏化MOSFETの製造過程の説
明図である。
例によるSOI完全空乏化MOSFETの製造過程の説
明図である。
【図2】図2は、従来のSOI完全空乏化MOSFET
の製造方法に係る製造過程の説明図である。
の製造方法に係る製造過程の説明図である。
【図3】図3は、図2に続く従来の製造過程の説明図で
ある。
ある。
【図4】図4は、SOI完全空乏化MOSFETの完成
例の説明図である。
例の説明図である。
11 P形シリコン基板 11a シリコン柱 13a、22a、44 側壁 23 絶縁膜(酸化膜)
Claims (1)
- 【請求項1】 所定伝導形の半導体基板上の全面に第1
の絶縁膜を形成する工程と、 この絶縁膜とは異なる薄膜材料で選択的パターンを形成
する工程と、 前記パターンの上から前記薄膜材料で薄膜を全面に形成
する工程と、 さらに全面に第2の絶縁膜を形成する工程と、 サイドウオール技術により前記選択的パターン部の周囲
部分のみを残し前記第2の絶縁膜を除去して側壁を形成
する工程と、 前記側壁形成物をマスクとして前記薄膜材料をエッチン
グする工程と、 前記エッチングにおいて側壁形成物直下に残留した前記
薄膜材料をマスクとして前記第1絶縁膜をエッチングす
る工程と、 前記エッチング工程で残留した第1の絶縁膜をマスクと
して半導体基板をエッチングする工程とを備えて上記半
導体基板上に半導体柱を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20779592A JP3196858B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20779592A JP3196858B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0661260A true JPH0661260A (ja) | 1994-03-04 |
JP3196858B2 JP3196858B2 (ja) | 2001-08-06 |
Family
ID=16545623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20779592A Expired - Fee Related JP3196858B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3196858B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6693324B2 (en) * | 1996-04-26 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a thin film transistor and manufacturing method thereof |
JP2007242704A (ja) * | 2006-03-06 | 2007-09-20 | Toshiba Corp | パターン製造方法、パターン基板および電界効果型トランジスタ |
JP2008544558A (ja) * | 2005-06-30 | 2008-12-04 | インテル・コーポレーション | ナノ・スケール・チャネルトランジスタのためのブロックコンタクトアーキテクチャ |
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- 1992-08-04 JP JP20779592A patent/JP3196858B2/ja not_active Expired - Fee Related
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