JPH0661260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0661260A JPH0661260A JP20779592A JP20779592A JPH0661260A JP H0661260 A JPH0661260 A JP H0661260A JP 20779592 A JP20779592 A JP 20779592A JP 20779592 A JP20779592 A JP 20779592A JP H0661260 A JPH0661260 A JP H0661260A
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- film
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Abstract
(57)【要約】
【目的】 半導体集積回路の製造において、基板に垂直
な縦型素子用の微細シリコン柱を形成し高集積度の半導
体集積回路を製造する。 【構成】 シリコン基板１１の上にＳｉＯ2 膜４０を全
面に形成し、この上にポリシリコンのパターン４１を形
成し、薄膜ポリシリコン４２、絶縁膜４３を全面に形成
し、サイドウォール形成技術により側壁４４を形成す
る。その後エッチングによりポリシリコンのパターン４
１を除き、薄膜ポリシリコンのパターン４２をマスクに
ＳｉＯ2 膜４０をエッチングし、このＳｉＯ2 パターン
４０をマスクにシリコン基板１１をエッチングしシリコ
ン柱１１ａを得る。その後酸化によりＳＯＩを形成し、
従来の方法でゲート、ソース、ドレインを形成する。
な縦型素子用の微細シリコン柱を形成し高集積度の半導
体集積回路を製造する。 【構成】 シリコン基板１１の上にＳｉＯ2 膜４０を全
面に形成し、この上にポリシリコンのパターン４１を形
成し、薄膜ポリシリコン４２、絶縁膜４３を全面に形成
し、サイドウォール形成技術により側壁４４を形成す
る。その後エッチングによりポリシリコンのパターン４
１を除き、薄膜ポリシリコンのパターン４２をマスクに
ＳｉＯ2 膜４０をエッチングし、このＳｉＯ2 パターン
４０をマスクにシリコン基板１１をエッチングしシリコ
ン柱１１ａを得る。その後酸化によりＳＯＩを形成し、
従来の方法でゲート、ソース、ドレインを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、超微細で高速な半導体
装置の製造方法に関し、特に縦型電界効果トランジスタ
を高度に集積した半導体装置に用いるのに好適な垂直形
状のシリコン柱の製造方法に関する。
装置の製造方法に関し、特に縦型電界効果トランジスタ
を高度に集積した半導体装置に用いるのに好適な垂直形
状のシリコン柱の製造方法に関する。
【０００２】
【従来の技術】現在実用化されているＭＯＳ（金属酸化
物半導体）型集積回路では、半導体基板表面に平行（水
平方向）に電気伝導路（以下チャネルと略称する）を形
成した平面型ＭＯＳ電界効果トランジスタ（以下ＭＯＳ
ＦＥＴと略称する）が主要な素子として用いられてい
る。従来集積回路の動作速度と集積度を向上させるため
に、各素子の寸法を縮小して半導体基板上の占有面積を
減少させることが行われてきた。上記平面型ＭＯＳＦＥ
Ｔの占有面積を減少させるには、チャネル長を短くした
り、チャネル幅を小さくする必要がある。ところが現在
の寸法からさらに縮小しようとすれば、短チャネル効果
やホットキャリアによる劣化、あるいは電流駆動能力の
低下など多くの問題に直面することとなる。すなわち、
従来のスケーリング則で素子寸法を縮小して占有面積を
減少することはほぼ限界に達している。
物半導体）型集積回路では、半導体基板表面に平行（水
平方向）に電気伝導路（以下チャネルと略称する）を形
成した平面型ＭＯＳ電界効果トランジスタ（以下ＭＯＳ
ＦＥＴと略称する）が主要な素子として用いられてい
る。従来集積回路の動作速度と集積度を向上させるため
に、各素子の寸法を縮小して半導体基板上の占有面積を
減少させることが行われてきた。上記平面型ＭＯＳＦＥ
Ｔの占有面積を減少させるには、チャネル長を短くした
り、チャネル幅を小さくする必要がある。ところが現在
の寸法からさらに縮小しようとすれば、短チャネル効果
やホットキャリアによる劣化、あるいは電流駆動能力の
低下など多くの問題に直面することとなる。すなわち、
従来のスケーリング則で素子寸法を縮小して占有面積を
減少することはほぼ限界に達している。
【０００３】一方、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉ
ｎｓｕｌａｔｏｒ）基板等に形成したＭＯＳＦＥＴにお
いて、半導体薄膜部分を完全に空乏化することにより、
動作速度をはじめとする素子特性を向上できることが見
いだされており、こうした完全空乏化デバイスの研究が
最近行われている。また、チャネル領域を挟む２つのゲ
ート電極を有する２ゲートＭＯＳＦＥＴにより、ドレイ
ン電流の制御性を向上させる研究も進められている。上
述のような占有面積の小さなデバイスや、完全空乏化デ
バイスや、２ゲートデバイスの実現には、様々な方法が
試みられている。
ｎｓｕｌａｔｏｒ）基板等に形成したＭＯＳＦＥＴにお
いて、半導体薄膜部分を完全に空乏化することにより、
動作速度をはじめとする素子特性を向上できることが見
いだされており、こうした完全空乏化デバイスの研究が
最近行われている。また、チャネル領域を挟む２つのゲ
ート電極を有する２ゲートＭＯＳＦＥＴにより、ドレイ
ン電流の制御性を向上させる研究も進められている。上
述のような占有面積の小さなデバイスや、完全空乏化デ
バイスや、２ゲートデバイスの実現には、様々な方法が
試みられている。
【０００４】上記方法の一つとして、シリコン基板表面
に対して垂直方向のチャネルを有する縦型ＭＯＳＦＥＴ
を形成する方法がある。すなわち、上記縦型ＭＯＳＦＥ
Ｔにおいては、チャネルを流れる電流の方向は基板とほ
ぼ平行を保ちながら、チャネル断面の形状をシリコン基
板表面に対して垂直方向に形成することによって、チャ
ネル長を短くしたりチャネル幅を小さくすることなく占
有面積を減少できる。又、上記縦型ＭＯＳＦＥＴにおい
ては、垂直方向に形成されたチャネル領域の周囲に、ゲ
ート電極を容易に形成することができる。従って、チャ
ネル領域が形成される垂直の基板部分を十分薄い柱状
（あるいは壁状）にすることによって、上記柱状の基板
部分を完全に空乏化することができる。さらに上記縦型
ＭＯＳＦＥＴにおいては、柱状に形成した上記基板部分
の相対する２つの側壁に沿ってゲート電極を形成するこ
とにより、２ゲート完全空乏化縦型ＭＯＳＦＥＴを容易
に実現できる。このようにチャネルを垂直に形成した縦
型ＭＯＳＦＥＴを主要な素子とすることによって、微細
で高速な半導体装置を製造できる。
に対して垂直方向のチャネルを有する縦型ＭＯＳＦＥＴ
を形成する方法がある。すなわち、上記縦型ＭＯＳＦＥ
Ｔにおいては、チャネルを流れる電流の方向は基板とほ
ぼ平行を保ちながら、チャネル断面の形状をシリコン基
板表面に対して垂直方向に形成することによって、チャ
ネル長を短くしたりチャネル幅を小さくすることなく占
有面積を減少できる。又、上記縦型ＭＯＳＦＥＴにおい
ては、垂直方向に形成されたチャネル領域の周囲に、ゲ
ート電極を容易に形成することができる。従って、チャ
ネル領域が形成される垂直の基板部分を十分薄い柱状
（あるいは壁状）にすることによって、上記柱状の基板
部分を完全に空乏化することができる。さらに上記縦型
ＭＯＳＦＥＴにおいては、柱状に形成した上記基板部分
の相対する２つの側壁に沿ってゲート電極を形成するこ
とにより、２ゲート完全空乏化縦型ＭＯＳＦＥＴを容易
に実現できる。このようにチャネルを垂直に形成した縦
型ＭＯＳＦＥＴを主要な素子とすることによって、微細
で高速な半導体装置を製造できる。
【０００５】従来、ＳＯＩ完全空乏化縦型ＭＯＳＦＥＴ
の製造方法として、図２から図４に示すような方法があ
る（特願平３−２１７０３１）。以下図２から図４に従
って、従来のＳＯＩ完全空乏化縦型ＭＯＳＦＥＴの製造
方法について説明する。まず、図２（ａ）に示すように
Ｐ型シリコン基板１１の表面に通常のフォトリソグラフ
ィ及びＲＩＥ法によってＳｉＯ2 のパターン１２を形成
する。次いで図２（ｂ）に示すようにＳｉ3 Ｎ4 膜１３
を１００ｎｍの厚さに形成する。
の製造方法として、図２から図４に示すような方法があ
る（特願平３−２１７０３１）。以下図２から図４に従
って、従来のＳＯＩ完全空乏化縦型ＭＯＳＦＥＴの製造
方法について説明する。まず、図２（ａ）に示すように
Ｐ型シリコン基板１１の表面に通常のフォトリソグラフ
ィ及びＲＩＥ法によってＳｉＯ2 のパターン１２を形成
する。次いで図２（ｂ）に示すようにＳｉ3 Ｎ4 膜１３
を１００ｎｍの厚さに形成する。
【０００６】その後、図２（ｃ）に示すようにＲＩＥ法
によって全面をエッチングして、ＳｉＯ2 パターン１２
の両側面にＳｉ3 Ｎ4 の側壁１３ａを形成する。この場
合に形成される側壁１３ａの水平方向の厚み（以下、単
に側壁１３ａの厚みという）は５０ｎｍであるが、この
側壁１３ａの厚みはＳｉＯ2 パターン１２の厚さやＳｉ
3 Ｎ4 膜１３の厚さによって制御できる。次に、フッ酸
溶液に浸して図２（ｄ）に示すようにＳｉＯ2 パターン
１２のみを選択的に除去する。その後、図２（ｅ）に示
すように、側壁１３ａエッチングマスクとしてＲＩＥ法
によってＰ型シリコン基板１１を３００ｎｍの深さまで
エッチングしてシリコン柱１１ａを形成する。このよう
に、膜形成技術とサイドウォール形成技術とによって、
エッチングマスクとなる側壁１３ａを形成するので、シ
リコン柱１１ａの厚みは微細加工の制限に左右されな
い。
によって全面をエッチングして、ＳｉＯ2 パターン１２
の両側面にＳｉ3 Ｎ4 の側壁１３ａを形成する。この場
合に形成される側壁１３ａの水平方向の厚み（以下、単
に側壁１３ａの厚みという）は５０ｎｍであるが、この
側壁１３ａの厚みはＳｉＯ2 パターン１２の厚さやＳｉ
3 Ｎ4 膜１３の厚さによって制御できる。次に、フッ酸
溶液に浸して図２（ｄ）に示すようにＳｉＯ2 パターン
１２のみを選択的に除去する。その後、図２（ｅ）に示
すように、側壁１３ａエッチングマスクとしてＲＩＥ法
によってＰ型シリコン基板１１を３００ｎｍの深さまで
エッチングしてシリコン柱１１ａを形成する。このよう
に、膜形成技術とサイドウォール形成技術とによって、
エッチングマスクとなる側壁１３ａを形成するので、シ
リコン柱１１ａの厚みは微細加工の制限に左右されな
い。
【０００７】次に、図３（ｆ）に示すように、５０ｎｍ
の厚さでＳｉ3 Ｎ4 膜２２を形成した後、ＲＩＥ法によ
って全面エッチバックを行って、図３（ｊ）に示すよう
にＳｉ3 Ｎ4 の側壁２２ａを形成する。次に、図３
（ｈ）に示すように、熱酸化を行って酸化膜２３を形成
し、この酸化膜２３によってシリコン柱１１ａをＰ型シ
リコン基板１１から絶縁する。その後、図３（ｉ）に示
すように、リン酸溶液で側壁２２ａ、１３ａを除去して
シリコン柱１１ａを残す。次に、図３（ｊ）に示すよう
に、上記シリコン柱１１ａの表面にゲート酸化膜３１を
形成した後、図３（ｋ）に示すように、ポリシコン等の
材料でゲート電極３２を形成する。その後、上記形成さ
れたゲート電極３２をマスクにして、シリコン柱１１ａ
にヒ素（Ａｓ）イオンを注入する。こうして、シリコン
柱１１ａにおけるゲート電極３２によって覆われていな
い箇所に、ソース・ドレイン領域が形成される。完成例
は図４である。この従来例によれば、チャネル長を精度
よく制御できると共に、シリコン柱１１ａの厚みを微細
加工の限界とは関係なく薄く設定できるので、完全空乏
化ＭＯＳ半導体装置を製造できる。
の厚さでＳｉ3 Ｎ4 膜２２を形成した後、ＲＩＥ法によ
って全面エッチバックを行って、図３（ｊ）に示すよう
にＳｉ3 Ｎ4 の側壁２２ａを形成する。次に、図３
（ｈ）に示すように、熱酸化を行って酸化膜２３を形成
し、この酸化膜２３によってシリコン柱１１ａをＰ型シ
リコン基板１１から絶縁する。その後、図３（ｉ）に示
すように、リン酸溶液で側壁２２ａ、１３ａを除去して
シリコン柱１１ａを残す。次に、図３（ｊ）に示すよう
に、上記シリコン柱１１ａの表面にゲート酸化膜３１を
形成した後、図３（ｋ）に示すように、ポリシコン等の
材料でゲート電極３２を形成する。その後、上記形成さ
れたゲート電極３２をマスクにして、シリコン柱１１ａ
にヒ素（Ａｓ）イオンを注入する。こうして、シリコン
柱１１ａにおけるゲート電極３２によって覆われていな
い箇所に、ソース・ドレイン領域が形成される。完成例
は図４である。この従来例によれば、チャネル長を精度
よく制御できると共に、シリコン柱１１ａの厚みを微細
加工の限界とは関係なく薄く設定できるので、完全空乏
化ＭＯＳ半導体装置を製造できる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記Ｍ
ＯＳＦＥＴの製造方法においては、上記シリコン柱１１
ａの形成は、図２の（ｄ）に見られるように、サイドウ
ォールで形成したＳｉ3Ｎ4 膜をマスクとして行われ
る。この時、マスクとなるＳｉ3 Ｎ4 膜の断面形状は、
長方形ではなく曲率を持った左右非対称な形状である
（図２の（ｄ）参照）。このような形状のマスク材で垂
直形状で高いシリコン柱を得ることは非常に困難であ
る。つまり現在の微細加工技術では、上記のマスク形状
では垂直で良好なシリコン柱を得難く、上記超微細なＳ
ＯＩ完全空乏化ＭＯＳＦＥＴは製造しにくいという問題
点がある。そこで本発明の課題は、垂直で良好な形状の
シリコン柱を形成し上記超微細なＳＯＩ完全空乏化ＭＯ
ＳＦＥＴを簡単に製造できる半導体装置の製造方法を提
供することにある。
ＯＳＦＥＴの製造方法においては、上記シリコン柱１１
ａの形成は、図２の（ｄ）に見られるように、サイドウ
ォールで形成したＳｉ3Ｎ4 膜をマスクとして行われ
る。この時、マスクとなるＳｉ3 Ｎ4 膜の断面形状は、
長方形ではなく曲率を持った左右非対称な形状である
（図２の（ｄ）参照）。このような形状のマスク材で垂
直形状で高いシリコン柱を得ることは非常に困難であ
る。つまり現在の微細加工技術では、上記のマスク形状
では垂直で良好なシリコン柱を得難く、上記超微細なＳ
ＯＩ完全空乏化ＭＯＳＦＥＴは製造しにくいという問題
点がある。そこで本発明の課題は、垂直で良好な形状の
シリコン柱を形成し上記超微細なＳＯＩ完全空乏化ＭＯ
ＳＦＥＴを簡単に製造できる半導体装置の製造方法を提
供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、所定伝導形の半導体基板上の全面に第１の絶
縁膜を形成する工程と、この絶縁膜とは異なる薄膜材料
で選択的パターンを形成する工程と、前記パターンの上
から前記薄膜材料で薄膜を全面に形成する工程と、さら
に全面に第２の絶縁膜を形成する工程と、サイドウォー
ル技術により前記選択的パターン部の周囲部分のみを残
し前記第２の絶縁膜を除去して側壁を形成する工程と、
前記側壁形成物をマスクとして前記薄膜材料をエッチン
グする工程と、前記エッチングにおいて側壁形成物直下
に残留した前記薄膜材料をマスクとして前記第１の絶縁
膜をエッチングする工程と、前記エッチング工程で残留
した第１の絶縁膜をマスクとして半導体基板をエッチン
グして上記半導体基板上に半導体柱を形成する工程とを
備えることにより、前記課題を解決するものである。
造方法は、所定伝導形の半導体基板上の全面に第１の絶
縁膜を形成する工程と、この絶縁膜とは異なる薄膜材料
で選択的パターンを形成する工程と、前記パターンの上
から前記薄膜材料で薄膜を全面に形成する工程と、さら
に全面に第２の絶縁膜を形成する工程と、サイドウォー
ル技術により前記選択的パターン部の周囲部分のみを残
し前記第２の絶縁膜を除去して側壁を形成する工程と、
前記側壁形成物をマスクとして前記薄膜材料をエッチン
グする工程と、前記エッチングにおいて側壁形成物直下
に残留した前記薄膜材料をマスクとして前記第１の絶縁
膜をエッチングする工程と、前記エッチング工程で残留
した第１の絶縁膜をマスクとして半導体基板をエッチン
グして上記半導体基板上に半導体柱を形成する工程とを
備えることにより、前記課題を解決するものである。
【００１０】
【作用】本発明においては、半導体基板１１の上に第１
の絶縁膜４０を形成し、この上に薄膜材料で選択的パタ
ーン４１を形成し、同じ薄膜材料で全面に薄膜４２を形
成し、さらに全面に第２の絶縁膜４３を形成する。この
後サイドウォール技術により前記選択的パターン４１の
周囲部分のみを残して前記第２の絶縁膜４３を除去して
側壁４４を形成する。
の絶縁膜４０を形成し、この上に薄膜材料で選択的パタ
ーン４１を形成し、同じ薄膜材料で全面に薄膜４２を形
成し、さらに全面に第２の絶縁膜４３を形成する。この
後サイドウォール技術により前記選択的パターン４１の
周囲部分のみを残して前記第２の絶縁膜４３を除去して
側壁４４を形成する。
【００１１】この側壁４４の水平方向の厚さは、選択的
パターン４１の厚さや第２の絶縁膜４３の厚さによって
制御する。次に、この側壁４４をマスクとして、薄膜４
２及び選択的パターン４１をエッチングする。次に、残
留した薄膜４２をマスクとして、側壁４４および第１の
絶縁膜４０をエッチングする。次に、残留した第１の絶
縁膜４０をマスクとして半導体基板１１をエッチングし
て、シリコン柱１１ａを得る。こうして、フォトリソグ
ラフィなどの選択的パターン形成の微細加工精度に制限
されず、サイドウォール技術の側壁形成により、微細な
シリコン柱が得られる。
パターン４１の厚さや第２の絶縁膜４３の厚さによって
制御する。次に、この側壁４４をマスクとして、薄膜４
２及び選択的パターン４１をエッチングする。次に、残
留した薄膜４２をマスクとして、側壁４４および第１の
絶縁膜４０をエッチングする。次に、残留した第１の絶
縁膜４０をマスクとして半導体基板１１をエッチングし
て、シリコン柱１１ａを得る。こうして、フォトリソグ
ラフィなどの選択的パターン形成の微細加工精度に制限
されず、サイドウォール技術の側壁形成により、微細な
シリコン柱が得られる。
【００１２】
【実施例】以下、本発明を図示した実施例によって詳細
に説明する。まず、図１（ａ）に示すようにＰ型シリコ
ン基板１１の表面に、熱酸化膜（以下ＳｉＯ2 膜と略称
する）４０を全面に３００ｎｍ形成する。その後通常の
フォトリソグラフィ及びＲＩＥ法により、ポリシリコン
（多結晶シリコン）のパターン４１を形成する。次い
で、図１（ｂ）に示すように前記ポリシリコンのパター
ン４１と同じポリシリコン膜４２、ＳｉＯ2 膜４３をそ
れぞれ３０ｎｍ、３００ｎｍを順に形成する。
に説明する。まず、図１（ａ）に示すようにＰ型シリコ
ン基板１１の表面に、熱酸化膜（以下ＳｉＯ2 膜と略称
する）４０を全面に３００ｎｍ形成する。その後通常の
フォトリソグラフィ及びＲＩＥ法により、ポリシリコン
（多結晶シリコン）のパターン４１を形成する。次い
で、図１（ｂ）に示すように前記ポリシリコンのパター
ン４１と同じポリシリコン膜４２、ＳｉＯ2 膜４３をそ
れぞれ３０ｎｍ、３００ｎｍを順に形成する。
【００１３】次に、図１（ｃ）に示すようにＲＩＥ法に
よって全面をエッチングして、ポリシリコンのパターン
４１の両側面にＳｉＯ2 の側壁４４を形成する。この場
合の側壁４４の水平方向の厚さはポリシリコンパターン
４１の厚さやＳｉＯ2 膜４３の厚さによって制御でき
る。次に、ポリシリコンを全面エッチングすることによ
り、図１（ｄ）に示すとおりポリシリコンパターン４１
およびポリシリコン４２を除去する。その後ＳｉＯ2 エ
ッチングにより、Ｓｉ柱エッチングするためのマスクと
してＳｉＯ2 ４０、ポリシリコン４２が形成されたのが
図１（ｅ）である。そして、この２層パターン（ＳｉＯ
2 ４０、ポリシリコン４２）をマスクに、ＲＩＥ法によ
ってＰ型シリコン基板１１を５００ｎｍの深さまでエッ
チングして、シリコン柱１１ａを形成したのが図１
（ｆ）である。
よって全面をエッチングして、ポリシリコンのパターン
４１の両側面にＳｉＯ2 の側壁４４を形成する。この場
合の側壁４４の水平方向の厚さはポリシリコンパターン
４１の厚さやＳｉＯ2 膜４３の厚さによって制御でき
る。次に、ポリシリコンを全面エッチングすることによ
り、図１（ｄ）に示すとおりポリシリコンパターン４１
およびポリシリコン４２を除去する。その後ＳｉＯ2 エ
ッチングにより、Ｓｉ柱エッチングするためのマスクと
してＳｉＯ2 ４０、ポリシリコン４２が形成されたのが
図１（ｅ）である。そして、この２層パターン（ＳｉＯ
2 ４０、ポリシリコン４２）をマスクに、ＲＩＥ法によ
ってＰ型シリコン基板１１を５００ｎｍの深さまでエッ
チングして、シリコン柱１１ａを形成したのが図１
（ｆ）である。
【００１４】その後図１（ｇ）に示すように、シリコン
ナイトライド（Ｓｉ3 Ｎ4 ）膜によるサイドウォール４
５を形成し、酸化することによってＳＯＩを形成する。
（この時のＳｉＯ2 が４６）。それから、ソース・ドレ
イン・ゲートは従来通り形成する。以上明らかなよう
に、サイドウォールによって製作した側壁をマスクにシ
リコン柱エッチングをするのではなく、ほぼ垂直な形状
のＳｉＯ2 をマスクにシリコン柱エッチングを行うた
め、現在の微細加工技術でも比較的容易に垂直なシリコ
ン柱を得ることができる。
ナイトライド（Ｓｉ3 Ｎ4 ）膜によるサイドウォール４
５を形成し、酸化することによってＳＯＩを形成する。
（この時のＳｉＯ2 が４６）。それから、ソース・ドレ
イン・ゲートは従来通り形成する。以上明らかなよう
に、サイドウォールによって製作した側壁をマスクにシ
リコン柱エッチングをするのではなく、ほぼ垂直な形状
のＳｉＯ2 をマスクにシリコン柱エッチングを行うた
め、現在の微細加工技術でも比較的容易に垂直なシリコ
ン柱を得ることができる。
【００１５】
【発明の効果】以上説明した通り、本発明によれば、フ
ォトリソグラフィの微細加工を上回る超微細で良好な垂
直シリコン柱が得られ、これを用いて超微細なＳＯＩ完
全空乏化ＭＯＳＦＥＴを形成し、超高密度な集積度を持
つ高速半導体装置を製造することができるという効果が
ある。
ォトリソグラフィの微細加工を上回る超微細で良好な垂
直シリコン柱が得られ、これを用いて超微細なＳＯＩ完
全空乏化ＭＯＳＦＥＴを形成し、超高密度な集積度を持
つ高速半導体装置を製造することができるという効果が
ある。
【図１】図１は、本発明の半導体装置の製造方法の実施
例によるＳＯＩ完全空乏化ＭＯＳＦＥＴの製造過程の説
明図である。
例によるＳＯＩ完全空乏化ＭＯＳＦＥＴの製造過程の説
明図である。
【図２】図２は、従来のＳＯＩ完全空乏化ＭＯＳＦＥＴ
の製造方法に係る製造過程の説明図である。
の製造方法に係る製造過程の説明図である。
【図３】図３は、図２に続く従来の製造過程の説明図で
ある。
ある。
【図４】図４は、ＳＯＩ完全空乏化ＭＯＳＦＥＴの完成
例の説明図である。
例の説明図である。
１１ Ｐ形シリコン基板 １１ａ シリコン柱 １３ａ、２２ａ、４４ 側壁 ２３ 絶縁膜（酸化膜）
Claims (1)
- 【請求項１】 所定伝導形の半導体基板上の全面に第１
の絶縁膜を形成する工程と、 この絶縁膜とは異なる薄膜材料で選択的パターンを形成
する工程と、 前記パターンの上から前記薄膜材料で薄膜を全面に形成
する工程と、 さらに全面に第２の絶縁膜を形成する工程と、 サイドウオール技術により前記選択的パターン部の周囲
部分のみを残し前記第２の絶縁膜を除去して側壁を形成
する工程と、 前記側壁形成物をマスクとして前記薄膜材料をエッチン
グする工程と、 前記エッチングにおいて側壁形成物直下に残留した前記
薄膜材料をマスクとして前記第１絶縁膜をエッチングす
る工程と、 前記エッチング工程で残留した第１の絶縁膜をマスクと
して半導体基板をエッチングする工程とを備えて上記半
導体基板上に半導体柱を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20779592A JP3196858B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20779592A JP3196858B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661260A true JPH0661260A (ja) | 1994-03-04 |
| JP3196858B2 JP3196858B2 (ja) | 2001-08-06 |
Family
ID=16545623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|---|---|---|
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1992
- 1992-08-04 JP JP20779592A patent/JP3196858B2/ja not_active Expired - Fee Related
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| JP2008544558A (ja) * | 2005-06-30 | 2008-12-04 | インテル・コーポレーション | ナノ・スケール・チャネルトランジスタのためのブロックコンタクトアーキテクチャ |
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