JPS61233857A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPS61233857A JPS61233857A JP7374785A JP7374785A JPS61233857A JP S61233857 A JPS61233857 A JP S61233857A JP 7374785 A JP7374785 A JP 7374785A JP 7374785 A JP7374785 A JP 7374785A JP S61233857 A JPS61233857 A JP S61233857A
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- JP
- Japan
- Prior art keywords
- buffer memory
- data
- processor
- main processor
- memory
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電子計算機における上位装置と下位装置間に
おけるデータ転送装置に関し、特に、データ転送の効率
化を図った装置に間する。
おけるデータ転送装置に関し、特に、データ転送の効率
化を図った装置に間する。
従来のこの種の装置を第３図に示す回路構成図及び第４
図におけるタイムチャートに従って説明する。第３図に
おいて、（１）はホスト計算機等の上位装置とのデータ
転送を制御するメインプロセッサ、（２）はメインプロ
セッサ（１）の制御下にあり、画面メモリ等の制御を行
なうサブプロセッサ、（３）はメインプロセッサ（１）
とサブプロセッサ（２）間に介在する送受信バッファメ
モリ、（４）は送受信バッファメモリ（３）に対しメイ
ンプロセッサ（１）またはサブプロセッサ（２）のいず
れの選択をするかを決めるセレクタ、（５）は送受信バ
ッファメモリ（３）をアクセスする時に必要なチップセ
レクト信号あるいはライトイネーブル信号を発生するメ
モリ制御信号発生回路、（６）はメインプロセッサ（１
）がサブプロセッサ（２）に対して送受信バッファメモ
リ（３）へのアクセスを促す起動信号、（７）は起動信
号（８）と同一タイミングで発生してサブプロセッサ（
２）の動作内容の種類を示すコマンド、（８）はサブプ
ロセッサ（２）が送受信バックアメモリ（３）へのアク
セスが完了したことを告知する完了信号である。然して
、起動信号（６）はサブプロセッサ（２）に送信される
とともに、図示のようにセレクタ（４）及びメモリ制＠
＠号発生回路（５）にも送信されてメインプロセッサ（
１）が送受信バッファメモリ（３）をアクセスするとき
にはメインプロセッサ（１）を有効にし、サブプロセッ
サ（２）が送受信バックアメモリ（３）をアクセスする
ときにはサブプロセッサ（２）を有効するように構成さ
れている。
図におけるタイムチャートに従って説明する。第３図に
おいて、（１）はホスト計算機等の上位装置とのデータ
転送を制御するメインプロセッサ、（２）はメインプロ
セッサ（１）の制御下にあり、画面メモリ等の制御を行
なうサブプロセッサ、（３）はメインプロセッサ（１）
とサブプロセッサ（２）間に介在する送受信バッファメ
モリ、（４）は送受信バッファメモリ（３）に対しメイ
ンプロセッサ（１）またはサブプロセッサ（２）のいず
れの選択をするかを決めるセレクタ、（５）は送受信バ
ッファメモリ（３）をアクセスする時に必要なチップセ
レクト信号あるいはライトイネーブル信号を発生するメ
モリ制御信号発生回路、（６）はメインプロセッサ（１
）がサブプロセッサ（２）に対して送受信バッファメモ
リ（３）へのアクセスを促す起動信号、（７）は起動信
号（８）と同一タイミングで発生してサブプロセッサ（
２）の動作内容の種類を示すコマンド、（８）はサブプ
ロセッサ（２）が送受信バックアメモリ（３）へのアク
セスが完了したことを告知する完了信号である。然して
、起動信号（６）はサブプロセッサ（２）に送信される
とともに、図示のようにセレクタ（４）及びメモリ制＠
＠号発生回路（５）にも送信されてメインプロセッサ（
１）が送受信バッファメモリ（３）をアクセスするとき
にはメインプロセッサ（１）を有効にし、サブプロセッ
サ（２）が送受信バックアメモリ（３）をアクセスする
ときにはサブプロセッサ（２）を有効するように構成さ
れている。
次に動作について第４図をも参照して説明する。なお、
説明の都合上、ホスト計算機等の上位装置とのデータの
シリアル、パラレル間の変換やデータ転送の説明につい
ては省略する。第３図において図示しない上位装置から
メインプロセッサ（１）がデータを受信すると、まず、
セレクタ（４）を介して送受信バッファメモリ（３）に
受信データを書き込み、上位装置との間で予め設定され
ているニブロック分のデータ数の受信が終了すると書き
込みも終了し、引き続きサブプロセッサ（２）に上位装
置からのデータを転送する必要があるためメインプロセ
ッサ（１）はサブプロセッサ（２）に対して起動信号（
６）とコマンド（７）を送信する。このときコマンド（
７）は装置の機能によってその内容を異にするが、一般
的には、送受信バッフアメ ゛モリ（３）に対して書
き込みをするか読み出しをするかのいずれかを指令し、
あるいは送受信バッファメモリ（３）内のデータ数がど
の程度であるかが判断するようになされている。然して
サブプロセー２す（２）は受信した起動信号（６）及び
コマンド（７）を解読し、その内容が読み出し指令であ
ると判断すれば、送受信バッファメモリ（３）からその
指令データを読み出して処理する。このようにしてｌブ
ロック分のデータの読み出し及び転送処理が完了すると
メインプロセッサ（１）に対してサブプロセッサ（２）
は完了信号（８）を送信して第１回の送受信バッファメ
モリ（３）へのアクセスが完了した旨を告知することに
なる。
説明の都合上、ホスト計算機等の上位装置とのデータの
シリアル、パラレル間の変換やデータ転送の説明につい
ては省略する。第３図において図示しない上位装置から
メインプロセッサ（１）がデータを受信すると、まず、
セレクタ（４）を介して送受信バッファメモリ（３）に
受信データを書き込み、上位装置との間で予め設定され
ているニブロック分のデータ数の受信が終了すると書き
込みも終了し、引き続きサブプロセッサ（２）に上位装
置からのデータを転送する必要があるためメインプロセ
ッサ（１）はサブプロセッサ（２）に対して起動信号（
６）とコマンド（７）を送信する。このときコマンド（
７）は装置の機能によってその内容を異にするが、一般
的には、送受信バッフアメ ゛モリ（３）に対して書
き込みをするか読み出しをするかのいずれかを指令し、
あるいは送受信バッファメモリ（３）内のデータ数がど
の程度であるかが判断するようになされている。然して
サブプロセー２す（２）は受信した起動信号（６）及び
コマンド（７）を解読し、その内容が読み出し指令であ
ると判断すれば、送受信バッファメモリ（３）からその
指令データを読み出して処理する。このようにしてｌブ
ロック分のデータの読み出し及び転送処理が完了すると
メインプロセッサ（１）に対してサブプロセッサ（２）
は完了信号（８）を送信して第１回の送受信バッファメ
モリ（３）へのアクセスが完了した旨を告知することに
なる。
従来の転送装置は以上のように構成されていたため、サ
ブプロセッサ（２）が送受信バッファメモリ（３）をア
クセスする間は、メインプロセッサ（１）は次のブロッ
クのデータを受信することができず、上位装置に対して
、この間は受信できない旨ビジ一応答することになり、
そのため第４図に示したようにデータ転送の効率が悪く
なるという問題点を有していた。
ブプロセッサ（２）が送受信バッファメモリ（３）をア
クセスする間は、メインプロセッサ（１）は次のブロッ
クのデータを受信することができず、上位装置に対して
、この間は受信できない旨ビジ一応答することになり、
そのため第４図に示したようにデータ転送の効率が悪く
なるという問題点を有していた。
この発明は叙上の問題点を解決すためになされたもので
、サブプロセッサ以下が動作中であっても、後続のブロ
ックに属するデータを上位装置から引き続き受信するこ
とができるデータ転送装置を得ることを目的としている
。
、サブプロセッサ以下が動作中であっても、後続のブロ
ックに属するデータを上位装置から引き続き受信するこ
とができるデータ転送装置を得ることを目的としている
。
この発明はバッファメモリを２基設置して、第１バフフ
アメモリがメインプロセッサの制御下にあるときは、第
２バッファメモリがサブプロセッサの制御下にあるよう
に構成したものである。
アメモリがメインプロセッサの制御下にあるときは、第
２バッファメモリがサブプロセッサの制御下にあるよう
に構成したものである。
この発明によれば、メインプロセッサが最初のデータブ
ロックを第１バー、ファメモリに対して書き込んだ後、
メモリ切替を行ない、第１バッファメモリをサブプロセ
ッサ側に接続させ、メインプロセッサからサブプロセッ
サに対して起動信号及びコマンドを送信してサブプロセ
ッサの動作を開始させると、第１バッファメモリは転送
を開始し、第２バッファメモリはメインプロセッサに接
続されて次のデータブロックを受信できるように待機し
て、最初のデータブロックから引き続き次のデータブロ
ックを第２バッファメモリに書き込むことができる。
ロックを第１バー、ファメモリに対して書き込んだ後、
メモリ切替を行ない、第１バッファメモリをサブプロセ
ッサ側に接続させ、メインプロセッサからサブプロセッ
サに対して起動信号及びコマンドを送信してサブプロセ
ッサの動作を開始させると、第１バッファメモリは転送
を開始し、第２バッファメモリはメインプロセッサに接
続されて次のデータブロックを受信できるように待機し
て、最初のデータブロックから引き続き次のデータブロ
ックを第２バッファメモリに書き込むことができる。
〔実施例〕
以下第１図、第２図に示す実施例について、従来と同−
又は相当部分には同一符号を付してこの発明の特徴につ
いて説明する０図において、（３ａ）は従来の装置での
送受信バッファメモリ（３）に相当する第１送受信バッ
ファメモリ、（３ｂ）はこの実施装置で追加された第２
送受信バッファメモリ、（４ａ）は第１送受信バッファ
メモリ（３ａ）に送信してアドレスを決める第１アドレ
ス線セレクタ、（４ｂ）は第２送受信バッファメモリ（
３ｂ）に送信してアドレスを決める第２アドレス線セレ
クタ、（４Ｃ）は第１送受信バッファメモリ（３ａ）の
データ線を決める第１データ線セレクタ、（４ｄ）は第
２送受信バッファメモリ（３ｂ）のデータ線を決める第
２データ線セレクタ、（５）は第１送受信バッファメモ
リ（３ａ）、ならびに第２送受信バッファメモリ（３ｂ
）をアクセスする時に必要な信号であるチップセレクト
信号、ライトイネーブル信号を発生するメモリ制御信号
発生回路、（９）は第１、第２送受信バッファメモリの
切替を行なうメモリセレクト信号である。そして初期状
態としてメインプロセッサ（１）がメモリセレクト信号
（９）によって第１送受信バッファメモリ（３ａ）を選
択すると、つまり第１アドレス線セレクタ（４ａ）、第
１データ線セレクタ（４ｃ）はメインプロセー２す（１
）に対して回路的に接続されると第２アドレス線セレク
タ（４ｂ）と第２データ線セレクタ（４ｄ）はサブプロ
セッサ（２）に対して回路的に接続されるように構成さ
れている。
又は相当部分には同一符号を付してこの発明の特徴につ
いて説明する０図において、（３ａ）は従来の装置での
送受信バッファメモリ（３）に相当する第１送受信バッ
ファメモリ、（３ｂ）はこの実施装置で追加された第２
送受信バッファメモリ、（４ａ）は第１送受信バッファ
メモリ（３ａ）に送信してアドレスを決める第１アドレ
ス線セレクタ、（４ｂ）は第２送受信バッファメモリ（
３ｂ）に送信してアドレスを決める第２アドレス線セレ
クタ、（４Ｃ）は第１送受信バッファメモリ（３ａ）の
データ線を決める第１データ線セレクタ、（４ｄ）は第
２送受信バッファメモリ（３ｂ）のデータ線を決める第
２データ線セレクタ、（５）は第１送受信バッファメモ
リ（３ａ）、ならびに第２送受信バッファメモリ（３ｂ
）をアクセスする時に必要な信号であるチップセレクト
信号、ライトイネーブル信号を発生するメモリ制御信号
発生回路、（９）は第１、第２送受信バッファメモリの
切替を行なうメモリセレクト信号である。そして初期状
態としてメインプロセッサ（１）がメモリセレクト信号
（９）によって第１送受信バッファメモリ（３ａ）を選
択すると、つまり第１アドレス線セレクタ（４ａ）、第
１データ線セレクタ（４ｃ）はメインプロセー２す（１
）に対して回路的に接続されると第２アドレス線セレク
タ（４ｂ）と第２データ線セレクタ（４ｄ）はサブプロ
セッサ（２）に対して回路的に接続されるように構成さ
れている。
次に動作について第４図をも参照して説明すると、メイ
ンプロセッサ（１）が上位装置から第１番目のデータブ
ロック（ＮＯ，１）を受信すると、これを第１送受信バ
ッファメモリ（３ａ）側に書き込み、第１番目のブロッ
ク（ＮＯ，１）のデータ受信を完了するとメモリセレク
ト信号（９）を反転するとともに起動信号（８）とコマ
ンド（７）をサブプロセッサ（２）に送信する。しかし
て、サブプロセッサ（２）は第１送受信バッファメモリ
（３ａ）をアクセスすることが可能となり、更にメイン
プロセッサ（１）は上位装置から第２番目のデータブロ
ック（ＮＯ，２）の受信が可能となって第２番目のデー
タブロック（ＮＯ，２）は第２番目送受信バックアメモ
リ（３ｂ）＃に書き込まれる。そして第２番目のデータ
ブロック（ＮＯ，２）の受信完了の時点でメインプロセ
ッサ（１）は第１番目のデータブロック（ＮＯ，１）の
処理をサブプロセッサ（２）が完了したか否かを完了信
号（８）によってチェックし、もし完了していなければ
起動信号（６）を保留し、この間上位装置にビジ一応答
を行ない、定期的に完了信号（８）をチェックし。
ンプロセッサ（１）が上位装置から第１番目のデータブ
ロック（ＮＯ，１）を受信すると、これを第１送受信バ
ッファメモリ（３ａ）側に書き込み、第１番目のブロッ
ク（ＮＯ，１）のデータ受信を完了するとメモリセレク
ト信号（９）を反転するとともに起動信号（８）とコマ
ンド（７）をサブプロセッサ（２）に送信する。しかし
て、サブプロセッサ（２）は第１送受信バッファメモリ
（３ａ）をアクセスすることが可能となり、更にメイン
プロセッサ（１）は上位装置から第２番目のデータブロ
ック（ＮＯ，２）の受信が可能となって第２番目のデー
タブロック（ＮＯ，２）は第２番目送受信バックアメモ
リ（３ｂ）＃に書き込まれる。そして第２番目のデータ
ブロック（ＮＯ，２）の受信完了の時点でメインプロセ
ッサ（１）は第１番目のデータブロック（ＮＯ，１）の
処理をサブプロセッサ（２）が完了したか否かを完了信
号（８）によってチェックし、もし完了していなければ
起動信号（６）を保留し、この間上位装置にビジ一応答
を行ない、定期的に完了信号（８）をチェックし。
完了したらメモリセレクト信号（９）を反転させて保留
していた起動信号（６）とコマンド（７）を送信するこ
とによりサブプロセッサ（２）に対て第２送受信バー２
７アメモリ（３ｂ）をアクセスすることを指令する。一
方メインプロセッサ（１）は上位装置に対してレディ応
答を行ない、第３番目のデータブロック（ＮＯ，ｌ）を
受信し、これを第１送受信バッファメモリ（（３ａ）に
書き込むことになる。これをタイムチャートとして示し
たものが第２図であり、同図から明らかなように上位装
置からのデータの転送時間が従来装置におけるＴ１から
この実施例装置におけるＴ２へと短縮され、データ転送
の効率が向上することになる。
していた起動信号（６）とコマンド（７）を送信するこ
とによりサブプロセッサ（２）に対て第２送受信バー２
７アメモリ（３ｂ）をアクセスすることを指令する。一
方メインプロセッサ（１）は上位装置に対してレディ応
答を行ない、第３番目のデータブロック（ＮＯ，ｌ）を
受信し、これを第１送受信バッファメモリ（（３ａ）に
書き込むことになる。これをタイムチャートとして示し
たものが第２図であり、同図から明らかなように上位装
置からのデータの転送時間が従来装置におけるＴ１から
この実施例装置におけるＴ２へと短縮され、データ転送
の効率が向上することになる。
なお、上記実施例では上位装置からのデータ受信をする
場合について説明したが、上位装置へのデータの送信に
つしても、上記実施例と同様の効果を奏し得られること
は言うまでもない。
場合について説明したが、上位装置へのデータの送信に
つしても、上記実施例と同様の効果を奏し得られること
は言うまでもない。
以上この発明によれば、比較的簡易な構成でデータ転送
を効率よく行なうことができ、しかも低コストなデータ
転送装置を得ることができる。
を効率よく行なうことができ、しかも低コストなデータ
転送装置を得ることができる。
第１図はこの発明の一実施例を示す回°路構成図、第２
図はこの実施例装置による制御方式を示すタイムチャー
ト、第３図は従来の装置を示す第１図相当図、第４図は
従来装置による制御方式を上記実施例方式と比較して示
した第２図相当図である。 図中、（１）はメインプロセッサ、（３ａ）は第１送受
信バッファメモリ（第１パフフアメモリ）、（３ｂ）４
１第２送受信バッファメモリ（第２バッファメモリ）で
ある。 なお、各図中、同一符号は同−又は相当部分を示す。
図はこの実施例装置による制御方式を示すタイムチャー
ト、第３図は従来の装置を示す第１図相当図、第４図は
従来装置による制御方式を上記実施例方式と比較して示
した第２図相当図である。 図中、（１）はメインプロセッサ、（３ａ）は第１送受
信バッファメモリ（第１パフフアメモリ）、（３ｂ）４
１第２送受信バッファメモリ（第２バッファメモリ）で
ある。 なお、各図中、同一符号は同−又は相当部分を示す。
Claims (1)
- ホスト計算機等の上位装置からの連続データをメインプ
ロセッサで受信して所定のブロックデータとしてバッフ
ァメモリを介し画面メモリ制御部等の並列下位装置に交
互に切換えて送受信するデータ転送装置において、上記
バッファメモリが第１バッファメモリと第２バッファメ
モリとを備え、かつ上記第１バッファメモリが上記メイ
ンプロセッサからの受信ブロックデータを転送処理する
間に上記第２バッファメモリが上記メインプロセッサか
らの後続ブロックデータを受信するように構成したこと
を特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7374785A JPS61233857A (ja) | 1985-04-08 | 1985-04-08 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7374785A JPS61233857A (ja) | 1985-04-08 | 1985-04-08 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61233857A true JPS61233857A (ja) | 1986-10-18 |
Family
ID=13527146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7374785A Pending JPS61233857A (ja) | 1985-04-08 | 1985-04-08 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61233857A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300351A (ja) * | 1987-05-30 | 1988-12-07 | Fujitsu Ten Ltd | デ−タ転送方式 |
| WO1991018346A1 (en) * | 1990-05-14 | 1991-11-28 | Kabushiki Kaisha Komatsu Seisakusho | Device for transmitting a synchronous data |
| JP2016004409A (ja) * | 2014-06-17 | 2016-01-12 | 三菱電機株式会社 | Ｉ／ｏ制御装置 |
-
1985
- 1985-04-08 JP JP7374785A patent/JPS61233857A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63300351A (ja) * | 1987-05-30 | 1988-12-07 | Fujitsu Ten Ltd | デ−タ転送方式 |
| WO1991018346A1 (en) * | 1990-05-14 | 1991-11-28 | Kabushiki Kaisha Komatsu Seisakusho | Device for transmitting a synchronous data |
| US5502822A (en) * | 1990-05-14 | 1996-03-26 | Kabushiki Kaisha Komatsu Seisakusho | Asynchronous data transmission system |
| JP2016004409A (ja) * | 2014-06-17 | 2016-01-12 | 三菱電機株式会社 | Ｉ／ｏ制御装置 |
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