JPS61224513A - Voltage comparator having hysteresis - Google Patents
Voltage comparator having hysteresisInfo
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- JPS61224513A JPS61224513A JP60062096A JP6209685A JPS61224513A JP S61224513 A JPS61224513 A JP S61224513A JP 60062096 A JP60062096 A JP 60062096A JP 6209685 A JP6209685 A JP 6209685A JP S61224513 A JPS61224513 A JP S61224513A
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、しきい値電圧がヒステリシス特性を有する
電圧比較回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a voltage comparison circuit whose threshold voltage has hysteresis characteristics.
［発明の技術的背柴および問題点］
しきい値電圧がヒステリシス特性を有する電圧比較回路
は、雑音を含んだり、雑音等により変動するような入力
信号を適切に処理し、その信号の波形を整形するため等
に有効に使用され得る回路である。[Technical Background and Problems of the Invention] A voltage comparator circuit whose threshold voltage has hysteresis characteristics appropriately processes an input signal that includes noise or fluctuates due to noise, etc., and changes the waveform of the signal. This circuit can be effectively used for shaping.
このようにしきい値電圧がヒステリシス特性を有する回
路の一例としては従来、特開昭５８−１８２９２２号に
開示するような回路がある。この従来の回路は出力トラ
ンジスタの状態によってトランジスタＱ８をオン・オフ
制御し、このトランジスタのオン・オフにより入力トラ
ンジスタの入力回路に直列に接続されている抵抗の短絡
・開放を制御することによりしきい値電圧を可変するよ
うに構成しているものであるが、このように構成された
回路においては、入力回路に直列に接続され得る抵抗の
値が入力信号や入力トランジスタ等によって制限される
ため、ヒステリシス幅の設定に制約がある上ヒステリシ
ス電圧およびしきい値電圧を任意の値に設定できないと
いう問題がある。An example of a circuit in which the threshold voltage has a hysteresis characteristic is the circuit disclosed in Japanese Patent Laid-Open No. 182922/1983. This conventional circuit controls the on/off of the transistor Q8 depending on the state of the output transistor, and the on/off of this transistor controls the shorting/opening of the resistor connected in series to the input circuit of the input transistor. Although the circuit is configured to vary the value voltage, in a circuit configured in this way, the value of the resistance that can be connected in series to the input circuit is limited by the input signal, input transistor, etc. There is a problem in that there are restrictions on setting the hysteresis width, and the hysteresis voltage and threshold voltage cannot be set to arbitrary values.
［発明の目的］
この発明は、上記に鑑みてなされたもので、その目的と
するところは、ヒステリシス電圧幅を任意の値に比較的
大きく設定でき、またしきい値電圧も任意の値に設定で
き、集積回路化に適したヒステリシスを有する電圧比較
回路を提供することにある。[Object of the Invention] This invention has been made in view of the above, and its purpose is to enable the hysteresis voltage width to be set to a relatively large arbitrary value, and to set the threshold voltage to an arbitrary value. An object of the present invention is to provide a voltage comparator circuit having hysteresis and suitable for integration into an integrated circuit.
［発明の概要］
上記目的を達成するため、この発明は、第１の入力電圧
が供給される第１１．のトランジスタと、第２の入力電
圧が供給される第２のトランジスタと、前記第１および
第２のトランジスタのエミッタ間を接続する少なくとも
１つの抵抗と、前記第１および第２のトランジスタのエ
ミッタに前記抵抗を介してまたは直接接続された少なく
とも１つの定電流源と、一方のトランジスタが前記第１
のトランジスタに直列に接続され、他方のトランジスタ
が前記第２のトランジスタに直列に接続され、第１の電
流伝達比を有する第１の電流ミラー回路と、一方のトラ
ンジスタが前記第２のトランジスタに直列に接続され、
他方のトランジスタが前記第１のトランジスタに直列に
接続され、第２の電流伝達比を有する第２の電流ミラー
回路と有することを要旨とする。[Summary of the Invention] To achieve the above object, the present invention provides an 11. a second transistor to which a second input voltage is supplied; at least one resistor connected between the emitters of the first and second transistors; and at least one resistor connected between the emitters of the first and second transistors. at least one constant current source connected via the resistor or directly; and one transistor connected to the first
a first current mirror circuit having a first current transfer ratio, the other transistor being connected in series with the second transistor, and the other transistor being connected in series with the second transistor; connected to,
The gist is that the other transistor is connected in series to the first transistor and has a second current mirror circuit having a second current transfer ratio.
［発明の効果］
この発明によれば、定電流源からの定電流が抵抗を介し
てまたは直接用１および第２のトランジスタを通り、更
にフリップフロップ形式に接続された第１および第２の
電流ミラー回路に流れ、これにより第１および第２のし
きい値でんつを抵抗、定電流源の電流、電流ミラー回路
の電流伝達比により任意に設定できるように構成してい
るので、ヒステリシス電圧幅が任意の値に比較的大きく
設定でき、またしきい値電圧も任意の値に設定できる上
、回路はトランジスタにより対称的に構成されているの
で、集積化に適している。また、回路の入力インピーダ
ンスは高くなっており、外部回路に対して影響が少なく
なっている。[Effects of the Invention] According to the present invention, a constant current from a constant current source passes through a resistor or directly through the first and second transistors, and further the first and second currents are connected in a flip-flop manner. hysteresis voltage. The width can be set to a relatively large arbitrary value, the threshold voltage can also be set to an arbitrary value, and the circuit is constructed symmetrically with transistors, so it is suitable for integration. In addition, the input impedance of the circuit is high, which reduces the influence on external circuits.
［発明の実施例］ 以下、図面を用いてこの発明の詳細な説明する。[Embodiments of the invention] Hereinafter, the present invention will be explained in detail using the drawings.
第１図はこの発明の一実施例に係わるヒステリシスを有
する電圧比較回路の回路図であ−る。同図に示す電圧比
較回路は電圧＋Ｖｐの電源と電圧−ｖｎの電源との間に
接続され、電圧＋Ｖｐの電源から第１の定電流源および
第２の電流源３を介してそれぞれ第１のＰＮＰトランジ
スタ５および第２のＰＮＰトランジスタ７が直列に接続
されている。第１の定電流源１の第１のトランジスタ５
との接続点および第２の電流源３と第２のトランジスタ
７との接続点の間、すなわち第１のトランジスタ５のエ
ミッタと第２のトランジスタ７のエミッタとの間には抵
抗値Ｒを有する抵抗２３が接続されている。第１のトラ
ンジスタ５のベースには第１の入力電圧Ｖｉｎ＋が供給
され、第２のトランジスタ７のベースには第２の入力電
圧Ｖｉｎ−が供給されている。FIG. 1 is a circuit diagram of a voltage comparison circuit having hysteresis according to an embodiment of the present invention. The voltage comparator circuit shown in the figure is connected between a power supply with a voltage +Vp and a power supply with a voltage -vn. PNP transistor 5 and second PNP transistor 7 are connected in series. First transistor 5 of first constant current source 1
There is a resistance value R between the connection point between the second current source 3 and the second transistor 7, that is, between the emitter of the first transistor 5 and the emitter of the second transistor 7. A resistor 23 is connected. The base of the first transistor 5 is supplied with a first input voltage Vin+, and the base of the second transistor 7 is supplied with a second input voltage Vin-.
第１のトランジスタ５のコレクタは第１の電流ミラー回
路９を構成する一方のＮＰＮトランジスタ１３を介して
電圧−Ｖｎの電源に接続され、第２のトランジスタ７の
コレクタは第２の電流ミラー回路１１を構成する一方の
ＮＰＮトランジスタ１５を介して電圧−Ｖｎの電源に接
続されている。The collector of the first transistor 5 is connected to the power supply of voltage -Vn via one NPN transistor 13 constituting the first current mirror circuit 9, and the collector of the second transistor 7 is connected to the power source of the voltage -Vn. It is connected to a power supply of voltage -Vn via one NPN transistor 15 constituting the transistor.
第１の電流ミラー回路９の一方のトランジスタ１３のベ
ースは自己のコレクタに接続されるとともに、第１の電
流ミラー回路９を構成する他方のＮＰＮトランジスタ１
７のベースに接続されている。The base of one transistor 13 of the first current mirror circuit 9 is connected to its own collector, and the other NPN transistor 1 constituting the first current mirror circuit 9
It is connected to the base of 7.
トランジスタ１７のコレクタは第２のトランジスタ７の
コレクタに接続され、エミッタは電圧−Ｖｎの電源に接
続されている。第２の電流ミラー回路１１の一方のトラ
ンジスタ１５のベースは自己のコレクタに接続されると
ともに、第２の電流ミラー回路１１を構成する他方のＮ
ＰＮトランジスタ１９のベースに接続されている。トラ
ンジスタ１つのコレクタは第１のトランジスタ５のコレ
クタに接続され、エミッタは電圧−Ｖｎの電源に接続さ
れている。また、第２のトランジスタ７のコレクタは出
力トランジスタ２１のエミッタに接続され、出力トラン
ジスタ２１のエミッタは電圧−Ｖｎの電源に接続され、
出力トランジスタ２１のコレクタから出力電圧が取り出
されるようになっている。The collector of the transistor 17 is connected to the collector of the second transistor 7, and the emitter is connected to the power supply of voltage -Vn. The base of one transistor 15 of the second current mirror circuit 11 is connected to its own collector, and the base of the other transistor 15 constituting the second current mirror circuit 11 is connected to its own collector.
Connected to the base of PN transistor 19. The collector of one transistor is connected to the collector of the first transistor 5, and the emitter is connected to a power supply of voltage -Vn. Further, the collector of the second transistor 7 is connected to the emitter of the output transistor 21, and the emitter of the output transistor 21 is connected to the power supply of voltage -Vn,
The output voltage is taken out from the collector of the output transistor 21.
第１電流ミラー回路９と第２の電流ミラー回路１１とは
トランジスタ１７．１９のコレクタが相手の回路のトラ
ンジスタ１５．１３のコレクタに交差して接続され、一
方のミラー回路がオンになった場合には、他方のミラー
回路がオフになるように作動するフリップフロップを構
成している。When the first current mirror circuit 9 and the second current mirror circuit 11 are connected so that the collector of the transistor 17.19 crosses the collector of the transistor 15.13 of the other circuit, and one of the mirror circuits is turned on. consists of a flip-flop that operates so that the other mirror circuit is turned off.
また、第１の電流ミラー回路９の電流伝達比はｎｌであ
り、第２電流ミラー回路１１の電流伝達比はｎｌである
。Further, the current transfer ratio of the first current mirror circuit 9 is nl, and the current transfer ratio of the second current mirror circuit 11 is nl.
以上のように本発明の一実施例に係わる電圧比較回路は
構成されている。次に、その作用を第２図（ａ）、（ｂ
）に示す入出力伝達特性を参照して説明する。The voltage comparison circuit according to one embodiment of the present invention is configured as described above. Next, the effect is shown in Figure 2 (a) and (b).
) will be explained with reference to the input/output transfer characteristics shown in ().
最初に第２のトランジスタ７のベースに供給される第２
の入力電圧Ｖｉｎ−はＯｖの基準電位（Ｖｉｎ＝ｏ）、
第１および第２の電流源１，３から流れる電流は図示の
ように同じ定電流■ｏ、第１および第２のトランジスタ
５．７のコレクタ電流をそれぞれ図示のようにＩＩ 、
１２ 、抵抗２３に流れる電流１は図示の矢印の方
向に流れるものとする。また、第１のトランジスタ５の
ベースに供給される第１の入力電圧ｖｉｎ”と第２のト
ランジスタ７のベースに供給される第２の入力電圧Ｖｉ
ｎ−どの差電圧を次式のように差動入力電圧△■Ｉｎと
して定義する。The second
The input voltage Vin- is the reference potential of Ov (Vin=o),
The currents flowing from the first and second current sources 1 and 3 are the same constant current ■o as shown in the figure, and the collector currents of the first and second transistors 5.7 are respectively II as shown in the figure.
12. It is assumed that the current 1 flowing through the resistor 23 flows in the direction of the illustrated arrow. Furthermore, a first input voltage vin" supplied to the base of the first transistor 5 and a second input voltage Vi" supplied to the base of the second transistor 7
n-Which differential voltage is defined as the differential input voltage Δ■In as shown in the following equation.
八Ｖｉｎ＝Ｖｉｎ” −Ｖｉｎ−・＋ （１）第２図の
入出力伝達特性はこの差動入力電圧△Ｖｉｎに対して図
示されている。8Vin=Vin" -Vin-.+ (1) The input/output transfer characteristics in FIG. 2 are illustrated for this differential input voltage ΔVin.
まず、第２図（ｂ）において点ａにある状態について説
明する。この状態は差動入力電圧△Ｖｉｎが負の大きな
値にある状態、すなわち第１のトランジスタ５のベース
に第１の入力電圧Ｖｉｎ＋とじて大きな負の電圧が供給
されている状態である。First, the state at point a in FIG. 2(b) will be explained. This state is a state in which the differential input voltage ΔVin has a large negative value, that is, a state in which a large negative voltage is supplied to the base of the first transistor 5 as the first input voltage Vin+.
この結果、第１のトランジスタ５は大きな負の入力電圧
Ｖ ｉｎ”である順方向ベース電圧により駆動されて第
１に定電流源１からの電流１ｏにみならず、抵抗２３を
介して第２の電流源３からの定電流■０をも全部引き込
み、両電流の和がコレクタ電流１１として流れる。従っ
て、この時の第１のトランジスタ５のコレクタ電流１１
は次のとおりである。As a result, the first transistor 5 is driven by the forward base voltage, which is a large negative input voltage Vin'', and not only receives the current 1o from the constant current source 1 first, but also receives the current 1o from the constant current source 1 via the resistor 23, The constant current 0 from the current source 3 is also completely drawn in, and the sum of both currents flows as the collector current 11. Therefore, the collector current 11 of the first transistor 5 at this time
is as follows.
ｒ＋＝２１゜
この結果、第２のトランジスタ７には電流は流れず、そ
のコレクタ電流１２はＯである。r+=21° As a result, no current flows through the second transistor 7, and its collector current 12 is O.
Ｉ２ ＝０
第１のトランジスタ５のコレクタ電流■１は第１の電流
ミラー回路９の一方のトランジスタ１３に流れるととも
に、他方のトランジスタ１７のベースにも流れ、トラン
ジスタ１７をオンにしている。この場合、第１の電流ミ
ラー回路９のトランジスタ１３．１７間の電流伝達比が
ｎｌであるので、トランジスタ１７はｎｌ ・１１まで
のコレクタ電流を流し得る。なお、この状態においては
、第２のトランジスタ７にはコレクタ電流Ｉ２は流れて
いないので、第２のＮ流ミラー回路１つのトランジスタ
１５．１９はオフである。従って、出力トランジスタ２
１のベースに流れるベース電流はないので、出力トラン
ジスタ２１はオフであり、そのコレクタ出力電圧■０は
高レベルである。I2 = 0 The collector current 1 of the first transistor 5 flows through one transistor 13 of the first current mirror circuit 9 and also flows into the base of the other transistor 17, turning the transistor 17 on. In this case, since the current transfer ratio between the transistors 13 and 17 of the first current mirror circuit 9 is nl, the transistor 17 can flow a collector current of up to nl·11. Note that in this state, since the collector current I2 does not flow through the second transistor 7, the transistors 15 and 19 of the second N-flow mirror circuit are off. Therefore, output transistor 2
Since there is no base current flowing to the base of 1, the output transistor 21 is off and its collector output voltage 0 is at a high level.
次に、第１のトランジスタ５のベースに供給される第１
の入力電圧■ｉｎ”が大きな負の電圧が徐々に正電圧方
向に上昇し始め、第２図（ｂ ’）の点ａから点すに向
かって移動し始めると、第１のトランジスタ５のコレク
タ電流■１は入力電圧ｖｉｎ“の上昇、すなわち差動入
力電圧ΔＶｉｎの正方向への変化に比例して第２図（ａ
）に示すように徐々に減少し始め、これに伴って第２
の電流源３から抵抗２３を介して第１のトランジスタ５
に流れていた電流も減少するため、その減少分が第２の
トランジスタ７のコレクタ電流■２として流れ、徐々に
増大し始める。しかしながら、このようにして流れ始め
る第２のトランジスタ７のコレクタ電流１２は、この時
オンになっている第１の電流ミラー回路９のトランジス
タ１７に流れるため、第２の電流ミラー回路１１には流
れず、第２の電流ミラー回路１１のトランジスタ１５．
１９はオフのままである。Next, the first
When the large negative input voltage "in" begins to gradually rise in the positive voltage direction and move from point a to point 2 in FIG. 2(b'), the collector of the first transistor 5 The current ■1 increases in proportion to the rise in the input voltage vin'', that is, the change in the differential input voltage ΔVin in the positive direction, as shown in FIG.
), it begins to gradually decrease, and along with this, the second
from the current source 3 through the resistor 23 to the first transistor 5
The current that was flowing in the second transistor 7 also decreases, and the decreased amount flows as the collector current 2 of the second transistor 7, which gradually begins to increase. However, since the collector current 12 of the second transistor 7 that starts flowing in this way flows to the transistor 17 of the first current mirror circuit 9 which is turned on at this time, the collector current 12 of the second transistor 7 starts flowing in the second current mirror circuit 11. First, the transistor 15. of the second current mirror circuit 11.
19 remains off.
第１の電流ミラー回路９のトランジスタ１７は上述した
ように０１ ・Ｉ１までのコレクタ電流を流し得るので
、第２のトランジスタ７のコレクタ電流Ｉ２ ・がｎｌ
・Ｉｔ になるまでは第２のトランジスタ７のコレク
タ電流１２は第２の電流ミラー回路１１に流れず、第２
の電流ミラー回路１１はオフの状態、従って出力トラン
ジスタ２１もオフで出力電圧ｖＯは高レベルにある。し
かしながら、第１の入力電圧Ｖｉｎ＋が更に正電圧にな
り、差動入力電圧ΔＶｉｎも正電圧になって、第２のト
ランジスタ７のコレクタ電流■２が更に増大し、このコ
レクタ電流Ｉ２が次式に示すように第１の電流ミラー回
路９のトランジスタ１７のコレクタ電流ｎ１ ・Ｉｔを
越えると、第２図（ｂ ”）に示す反転点すに達する。As described above, the transistor 17 of the first current mirror circuit 9 can flow a collector current of up to 01 .I1, so that the collector current of the second transistor 7 is nl.
・The collector current 12 of the second transistor 7 does not flow to the second current mirror circuit 11 until it reaches It.
The current mirror circuit 11 is in an off state, so the output transistor 21 is also off and the output voltage vO is at a high level. However, the first input voltage Vin+ becomes a more positive voltage, the differential input voltage ΔVin also becomes a more positive voltage, and the collector current 2 of the second transistor 7 further increases, and this collector current I2 becomes As shown, when the collector current n1·It of the transistor 17 of the first current mirror circuit 9 is exceeded, the inversion point shown in FIG. 2(b'') is reached.
Ｉ２≧ｎ＋ ・Ｉｔ ・・・（
２）この反転点に達し、第２のトランジスタ７のコレク
タ電流Ｉ２がトランジスタ１７のコレクタ電流ｎ１ ・
Ｉｔを越えると、その越えた分の第２のトランジスタ７
のコレクタ電流Ｉ２第２の電流ミラー回路１１のトラン
ジスタ１５．１９に流れて両トランジスタ１５．１９を
オンにする。第２の電流ミラー回路１１の電流伝達比は
Ｒ２であるので、トランジスタ１９はＲ２・１２までの
コレクタ電流を流し得る。この結果、第１のトランジス
タ５のコレクタ電流１＋ は第２の電流ミラー回路１１
のトランジスタ１９のコレクタ電流として流れ、第１の
電流ミラー回路９に流れないので、第１の電流ミラー回
路９の両トランジスタ１３，１７はオフになる。従って
、第２のトランジスタ７のコレクタ電流■２は第２の電
流ミラー回路１１に流れるとともに、出力トランジスタ
２１のベースに流れて該トランジスタをオンにし、その
出力電圧Ｖｏは低レベルになる。I2≧n+ ・It...(
2) This reversal point is reached, and the collector current I2 of the second transistor 7 becomes the collector current n1 of the transistor 17.
When it exceeds It, the second transistor 7
The collector current I2 flows through the transistor 15.19 of the second current mirror circuit 11, turning on both transistors 15.19. Since the current transfer ratio of the second current mirror circuit 11 is R2, the transistor 19 can flow a collector current up to R2.12. As a result, the collector current 1+ of the first transistor 5 is transferred to the second current mirror circuit 11.
Since the current flows as the collector current of the transistor 19 and does not flow to the first current mirror circuit 9, both transistors 13 and 17 of the first current mirror circuit 9 are turned off. Therefore, the collector current 2 of the second transistor 7 flows to the second current mirror circuit 11 and also to the base of the output transistor 21 to turn on the transistor, and the output voltage Vo becomes low level.
次に、この反転点すにおける差動入力電圧△Ｖ１ｎを第
１のしきい値電圧△Ｖｔｈ＋ として求める。Next, the differential input voltage ΔV1n at this inversion point is determined as the first threshold voltage ΔVth+.
まず、抵抗２３を流れる電流ｉは第１および第２のトラ
ンジスタ５．７のエミッタ間の電圧を抵抗２３の抵抗値
Ｒで割ったものであるので、電流ｉは次式のようになる
。First, since the current i flowing through the resistor 23 is the voltage between the emitters of the first and second transistors 5.7 divided by the resistance value R of the resistor 23, the current i is expressed by the following equation.
ｆ ＝ （Ｖ ｉｎ” ＋ｙｂｅｌ −’Ｊ ！ｎ−−
Ｖｂｅ２ ）とΔＶｉｎ／Ｒ・・・（３）
ここにおいて、Ｖｂｅ＋およびＶｂｅ２はそれぞれ第１
および第２のトランジスタ５．７のペースエミッタ間の
順方向電圧であり、両筒圧Ｖｔ１８＋ 、Ｖｂｅ２はほ
ぼ等しい。f = (V in” +ybel −'J !n−−
Vbe2 ) and ΔVin/R...(3) Here, Vbe+ and Vbe2 are each the first
and the forward voltage between the pace emitter of the second transistor 5.7, and both cylinder pressures Vt18+ and Vbe2 are approximately equal.
また、第１のトランジスタ５のコレクタ電流■１および
第２トランジスタ７のコレクタ電流１２は定電流ＩＯと
信号電流成分ｉにより次式のように表される。Further, the collector current 1 of the first transistor 5 and the collector current 12 of the second transistor 7 are expressed by the following equation using a constant current IO and a signal current component i.
なお、電流１回路上の制限から次式の範囲の値である。Note that the value is within the range of the following equation based on the limit on one current circuit.
−Ｉｏ≦ｉ≦ＩＯ
ここで、反転点すにおける上式（２）に式（４）の関係
を代入すると、
（Ｉｏ ＋ｉ ）／（Ｉ９ ｉ ）＝ｎ＋
・ Ｉ５）となる。この式を変形すると、
ｉ ＝（ｎ＋−１）Ｉｏ／（ｎ＋ ＋１）・・・（６）
となる。第１のしきい値電圧△ｖ ｔｈ、は反転点すに
おける差動入力電圧△Ｖｉｎであるので、上式（３）に
式（６）を代入して第１のしきい値電圧△Ｖｔｈ＋ は
次式のようになる。-Io≦i≦IO Here, by substituting the relationship of equation (4) into the above equation (2) at the reversal point, (Io + i )/(I9 i ) = n+
・I5). Transforming this formula, i = (n+-1)Io/(n+ +1)...(6)
becomes. The first threshold voltage △v th is the differential input voltage △Vin at the inversion point, so by substituting equation (6) into the above equation (3), the first threshold voltage △Vth+ is It becomes as follows.
ΔＶｔｈ＋ −ΔＶｉｎ
＝（ｎ＋−１）Ｒｌｏ ／（ｎ＋ ＋１） ・
−・ （７）すなわち、第１のしぎい値電圧△ｙ ｔｈ
、はこの式に示すように第１の電流ミラー回路９に電流
伝達比ｎｌ 、抵抗２３の抵抗値Ｒ１第１の定電流源１
の定電流ＩＯにより決定されている。ΔVth+ -ΔVin = (n+-1) Rlo / (n+ +1) ・
−・ (7) That is, the first threshold voltage △y th
, as shown in this equation, the first current mirror circuit 9 has a current transfer ratio nl, a resistance value R1 of the resistor 23, and a first constant current source 1.
is determined by the constant current IO.
以上のように、反転点すに達した時点において、第２の
電流ミラー回路１１はオンになるが、第１および第２の
トランジスタ５．７は共にオンのままである。この状態
から更に第１の入力ｖｉｎ”が正方向に増大して差動入
力電圧△Ｖｉｎも正方向に増大すると、第１の定電流源
１の電流Ｉｏはほとんど第２のトランジスタ７に流れる
ため、第１のトランジスタ５には電流は流れずオフとな
って、第２のトランジスタ７のコレクタ電流Ｉ２のみが
流れ、第２図（ｂ ）の点Ｃで示す状態になる。この状
態では、出力トランジスタ２１は同じくオンのままであ
り、出力電圧も低レベルのままである。As described above, when the reversal point is reached, the second current mirror circuit 11 is turned on, but both the first and second transistors 5.7 remain on. From this state, when the first input vin'' further increases in the positive direction and the differential input voltage ΔVin also increases in the positive direction, most of the current Io of the first constant current source 1 flows to the second transistor 7. , the first transistor 5 is turned off with no current flowing through it, and only the collector current I2 of the second transistor 7 flows, resulting in the state shown at point C in FIG. 2(b).In this state, the output Transistor 21 also remains on and the output voltage remains at a low level.
次に、第１の入力Ｖｉｎ＋が正の高い電圧から負電圧に
徐々に低減し始め、差動入力電圧ΔＶｉｎもこれに伴な
い同様に低減して第２図（ｂ）の点Ｃから点ｄに向かっ
て移動し始めると、第２のトランジスタ７のコレクタ電
流Ｉ２は入力電圧Ｖｉｎ＋の低減、すなわち差動入力電
圧△Ｖｉｎの負方向への変化に比例して第２図（ａ ）
に示すように徐々に減少し始め、これに伴って第１の電
流源１から抵抗２３を介して第２のトランジスタ７に流
れていた電流も減少するため、その減少分が第１のトラ
ンジスタ５のコレクタ電流■１として流れ、徐々に増大
し始める。しかしながら、このようにして流れ始める第
１のトランジスタ５のコレクタ電流１丁は、この時オン
になっている第２の電流ミラー回路１１のトランジスタ
１９に流れるため、第１の電流ミラー回路９には流れず
、第１の電流ミラー回路９のトランジスタ１３．１７は
オンのままである。Next, the first input Vin+ starts to gradually decrease from a high positive voltage to a negative voltage, and the differential input voltage ΔVin also decreases accordingly, from point C to point d in FIG. 2(b). 2(a), the collector current I2 of the second transistor 7 increases in proportion to the decrease in the input voltage Vin+, that is, the negative change in the differential input voltage ΔVin.
As shown in , the current that was flowing from the first current source 1 to the second transistor 7 via the resistor 23 also decreases, so that the decreased amount is transferred to the first transistor 5. The collector current flows as 1 and begins to gradually increase. However, since the collector current of the first transistor 5 that starts flowing in this way flows to the transistor 19 of the second current mirror circuit 11 which is turned on at this time, the collector current of the first transistor 5 starts flowing in the first current mirror circuit 9. No current flows and the transistor 13.17 of the first current mirror circuit 9 remains on.
第２の電流ミラー回路１１のトランジスタ１９は上述し
たようにＲ２・Ｉ２までのコレクタ電流を流し得るので
、第１のトランジスタ５のコレクタ電流１１がＲ２・Ｉ
２になるまでは第１のトランジスタ５のコレクタ電流１
１は第１の電流ミラー回路９に流れず、第１の電流ミラ
ー回路９はオフの状態、従って出力トランジスタ２１も
オンで出力電圧Ｖｏは低レベルにある。しかしながら、
第１の入力電圧Ｖｉｎ＋が更に負電圧になり、差動入力
電圧Δ■ｉｎも負電圧になって、第１のトランジスタ５
のコレクタ電流■１が更に低減し、このコレクタ電流【
１が次式で示すように第２の電流ミラー回路１１のトラ
ンジスタ１９のコレクタ電流ｎ２ ・Ｉ２を越えると、
第２図（ｔｌ ）に示す反転点ｄに達する。As described above, the transistor 19 of the second current mirror circuit 11 can flow a collector current up to R2·I2, so that the collector current 11 of the first transistor 5 is
The collector current of the first transistor 5 is 1 until it becomes 2.
1 does not flow to the first current mirror circuit 9, the first current mirror circuit 9 is off, and therefore the output transistor 21 is also on and the output voltage Vo is at a low level. however,
The first input voltage Vin+ becomes a further negative voltage, the differential input voltage Δ■in also becomes a negative voltage, and the first transistor 5
The collector current ■1 is further reduced, and this collector current [
1 exceeds the collector current n2 ・I2 of the transistor 19 of the second current mirror circuit 11, as shown in the following equation,
The reversal point d shown in FIG. 2 (tl) is reached.
１１≧ｎ２ １２ ＝（８）この反
転点に達し、第１のトランジスタ５のコレクタ電流１１
がトランジスタ１９のコレクタ電流ｎ２ ・Ｉ２を越え
ると、その越えた分の第１のトランジスタ５のコレクタ
電流１１は第１の電流ミラー回路９のトランジスタ１３
．１７に流れて両トランジスタ１３．１７をオンにする
。第１の電流ミラー回路９の電流伝達比はｎｌであるの
で、トランジスタ１７はｎｌ ・Ｉ１までのコレクタ電
流を流し得る。この結果、第２のトランジスタ７のコレ
クタ電流■２は第１の電流ミラー回路９のトランジスタ
１７のコレクタ電流として流れ、第２の電流ミラー回路
１１に流れなくなる。この結果、第２の電流ミラー回路
１１の両トランジスタ１５．１９はオフになるとともに
、出力トランジスタ２１のベース電流はなくなり、該ト
ランジスタをオフにし、その出力電圧■０は高レベルに
変化する。11≧n2 12 = (8) This reversal point is reached, and the collector current 11 of the first transistor 5
exceeds the collector current n2·I2 of the transistor 19, the excess collector current 11 of the first transistor 5 is transferred to the transistor 13 of the first current mirror circuit 9.
．． 17 and turns on both transistors 13 and 17. Since the current transfer ratio of the first current mirror circuit 9 is nl, the transistor 17 can flow a collector current of up to nl·I1. As a result, the collector current 2 of the second transistor 7 flows as the collector current of the transistor 17 of the first current mirror circuit 9, and does not flow to the second current mirror circuit 11. As a result, both transistors 15 and 19 of the second current mirror circuit 11 are turned off, and the base current of the output transistor 21 disappears, turning it off and its output voltage 10 changes to a high level.
次に、この反転点ｄにおける第２のしきいｆ１１電圧△
Ｖｔｈ２は上述した式（７）と同様にして求めることが
できる。Next, the second threshold f11 voltage △ at this reversal point d
Vth2 can be determined in the same manner as Equation (7) above.
すなわち、上式（８）に式（３）、（４）の関係を代入
すると、
（Ｉｏ −ｉ ）／（Ｔｏ ＋ｉ ）＝ｎ２−Ｒ９）と
なる。この式を変形すると、
１＝（Ｒ２−１）ｉｏ／（口２ ＋１）・・・（１０）
となる。第２のしきい値電圧ΔＶｔｈ２は反転点ｄにお
ける差動入力電圧八Ｖｉｎであるので、上式（２）に式
（１０）を代入して第１のしきい値電圧へＶｔｈ＋ は
次式のようになる。That is, by substituting the relationships of equations (3) and (4) into equation (8) above, it becomes (Io −i )/(To +i )=n2−R9). When this formula is transformed, it becomes: 1=(R2-1)io/(mouth2+1)...(10). The second threshold voltage ΔVth2 is the differential input voltage 8Vin at the inversion point d, so by substituting equation (10) into the above equation (2), the first threshold voltage Vth+ is calculated by the following equation. It becomes like this.
△Ｖｔｈ２＝△ｖｉｎ
＝−（Ｒ２−１）ＲＩｏ ／ （ｎ２＋１）・・・（１
１）
すなわち、第２のしきい値電圧△ｙｔｈ２はこの式に示
すように第２の電流ミラー回路１１の電流伝達比ｎ２、
抵抗２３の抵抗値Ｒ１第１の定電流源１の定電流ＩＯに
より決定されている。△Vth2=△vin=-(R2-1)RIo/(n2+1)...(1
1) That is, the second threshold voltage Δyth2 is the current transfer ratio n2 of the second current mirror circuit 11, as shown in this equation.
The resistance value R1 of the resistor 23 is determined by the constant current IO of the first constant current source 1.
以上のように、反転点ｄに達した時点においては第２の
電流ミラー回路１１はオフであり、第１の電流ミラー回
路９はオンであるが、第１および第２の１〜ランジスタ
５，７は共にオンのままである。この状態から更にに第
１の入力Ｖｉｎ＋が負方向に低減して差動入力電圧△Ｖ
ｉｎも負方向に低減すると、第２の定電流源３の電流１
ｏはほとんど第１のトランジスタ５に流れるため、第２
のトランジスタ７には電流は流れずオフとなって、第１
のトランジスタ５のコレクタ電流■１のみが流れ、第２
図（ｂ ）の点ａで示す状態に戻る。この状態で出力ト
ランジスタ２１は同じくオフのままであり、出力電圧も
高レベルのままである。As described above, when the reversal point d is reached, the second current mirror circuit 11 is off and the first current mirror circuit 9 is on, but the first and second transistors 1 to 5, 7 remain on. From this state, the first input Vin+ further decreases in the negative direction, and the differential input voltage △V
When in also decreases in the negative direction, the current 1 of the second constant current source 3
o flows mostly to the first transistor 5, so the second
No current flows through the transistor 7, which is turned off, and the first transistor 7 is turned off.
Only the collector current 1 of the transistor 5 flows, and the second
The state returns to the state shown at point a in Figure (b). In this state, the output transistor 21 also remains off, and the output voltage also remains at a high level.
すなわち、この電圧比較回路は、入力電圧Ｖｉｎ“の上
昇時に対して第１のしぎい値電圧Δｙ ｔｈ。That is, this voltage comparison circuit has a first threshold voltage Δy th when the input voltage Vin" rises.
および入力電圧Ｖｉｎ＋の低減時に対して第２のしきい
値電圧Δｖｔｈ２の２つの異なるしきい値電圧を有する
のである。この両しきい値電圧の差であるヒステリシス
幅Δｖｔｈは次式のようになる。and a second threshold voltage Δvth2 when the input voltage Vin+ is reduced. The hysteresis width Δvth, which is the difference between the two threshold voltages, is expressed by the following equation.
△ｖ ｔｈ＝△Ｖｔｈ＋ −ΔＶｔｈ２＝［（ｎ＋
１）／（ｎ＋ １）＋（・ｎ２−１）／（ｎ２＋１
）］ ・ＲＩｏ−（１２）このヒステリシス幅△ｖｔｈ
は、第１および第２の電流ミラー回路９．１１の電流伝
達比ｎｌ、ｎ２、抵抗２３の抵抗値Ｒ１定電流源１，３
の定電流ＩＯによって任意の値に、かつ比較的大きな値
に設定することができる。△v th=△Vth+ −ΔVth2=[(n+
1)/(n+ 1)+(・n2-1)/(n2+1
)] ・RIo-(12) This hysteresis width △vth
are the current transfer ratios nl and n2 of the first and second current mirror circuits 9 and 11, the resistance value R1 of the resistor 23, the constant current sources 1 and 3
It can be set to an arbitrary value and a relatively large value by using the constant current IO.
第３図は、第１図に示す本発明の実施例の電圧比較回路
の効果および動作を確認するために実験で使用した電圧
比較回路の回路図である。FIG. 3 is a circuit diagram of a voltage comparison circuit used in an experiment to confirm the effect and operation of the voltage comparison circuit according to the embodiment of the present invention shown in FIG.
この実験回路においては、電圧＋Ｖを１０Ｖに設定し、
電圧−Ｖ側をアースに接続し、この１０■の電源電圧間
に１にΩの抵抗を２個直列に接続してこの接続点から５
ｖの基準電圧を第２のトランジスタ７のベースに供給し
ている。第１および第２の電流源１，３はＰＮＰトラン
ジスタをそれぞれ使用して定電流源を形成し、バイアス
定電流ＩＯとしてそれぞれ１００μＡを流している。抵
抗２３の抵抗値Ｒは１０にΩであり、第１および第２の
電流ミラー回路９．７７の電流伝達比ｎ１、ｎ２は両者
とも３に設定されている。また、この実験回路では電流
利得を上げるために、出力トランジスタを１段追加し、
この追加した出力トランジスタから第１図の出力電圧Ｖ
Ｏと逆極性の出力電圧Ｖｏｕｔが出力されている。In this experimental circuit, the voltage +V is set to 10V,
Connect the voltage -V side to ground, connect two 1Ω resistors in series between this 10Ω power supply voltage, and connect 5Ω from this connection point.
A reference voltage of v is supplied to the base of the second transistor 7. The first and second current sources 1 and 3 each use a PNP transistor to form a constant current source, and each flows 100 μA as a bias constant current IO. The resistance value R of the resistor 23 is 10Ω, and the current transfer ratios n1 and n2 of the first and second current mirror circuits 9.77 are both set to 3. In addition, in this experimental circuit, one stage of output transistor was added to increase the current gain.
From this added output transistor, the output voltage V in Figure 1 is
An output voltage Vout having a polarity opposite to that of O is output.
この実験回路のヒステリシス幅△ｖｔｈは、上記各設定
値を上式（１２）に代入して、
△Ｖｔｈ＝１Ｖ
である。The hysteresis width Δvth of this experimental circuit is determined by substituting each of the above set values into the above equation (12) as follows: ΔVth=1V.
第４図乃至第６図はそれぞれこの実験回路の動作波形を
示しているものであり、入力電圧Ｖｉｎ”として三角波
が印加され、この三角波の入力電圧Ｖｉｎ＋に対する出
力電圧ｖＯｕｔの波形が入力電圧信号の周波数を１ Ｋ
Ｈｚ 、１０ＫＨｚ 、１００ＫＨｚに可変した場合に
ついてそれぞれ示されている。4 to 6 respectively show the operating waveforms of this experimental circuit. A triangular wave is applied as the input voltage Vin", and the waveform of the output voltage vOut with respect to the input voltage Vin+ of this triangular wave is the input voltage signal. frequency to 1K
The cases where the frequency is varied to Hz, 10 KHz, and 100 KHz are shown, respectively.
第４図は入力信号の周波数が１ＫＨｚの場合の入力電圧
Ｖｉｎ＋と出力電圧ｖｏｕｔを示している波形である。FIG. 4 shows waveforms showing the input voltage Vin+ and the output voltage vout when the frequency of the input signal is 1 KHz.
図において縦方向の電圧スケールは１目盛り当り１■で
あり、横方向の時間スケールは１目り盛り当り２００μ
ｓｅｃである。この図において第１のしきい値電圧△Ｖ
ｔｔｌは５．６５Ｖ、第２のしきい値電圧△ｙｔｈ２は
４．５５Ｖであり、ヒステリシス幅△ｖｔｈは１．１０
Ｖである。In the figure, the vertical voltage scale is 1 μ per division, and the horizontal time scale is 200 μ per division.
sec. In this figure, the first threshold voltage △V
ttl is 5.65V, second threshold voltage △yth2 is 4.55V, and hysteresis width △vth is 1.10
It is V.
第５図は入力信号の周波数が１０ＫＨｚの場合の入力電
圧■ｉｎ”と出力電圧ＶＯｕｔを示している波形である
。図において縦方向の電圧スケールは１目盛り当り１ｖ
であり、横方向の時間スケールは１目盛り当り２０μｓ
ｅｃである。この図において第１のしきい値電圧ΔＶ
ｔｈ、は５．６５Ｖ、第２のしきい値電圧△Ｖ ｔｈ２
は４．５５Ｖであり、第４図の場合と同様にヒステリシ
ス幅△ｖｔｈは１゜１０Ｖである。Figure 5 is a waveform showing the input voltage ■in'' and output voltage VOut when the input signal frequency is 10KHz.In the figure, the vertical voltage scale is 1V per division.
, and the horizontal time scale is 20 μs per division.
It is ec. In this figure, the first threshold voltage ΔV
th, is 5.65V, second threshold voltage △V th2
is 4.55V, and the hysteresis width Δvth is 1°10V as in the case of FIG.
第６図は入力信号の周波数が１００ＫＨｚの場合の入力
電圧Ｖｉｎ”と出力電圧ｖＯｕｔを示している波形であ
る。図において縦方向の電圧スケールは１目盛り当り１
■であり、横方向の時間スケールは１目盛り当り２μｓ
ｅｃである。この図において第１のしきい値電圧△Ｖ
ｔｈ、は５．８５Ｖ、第２のしきい値電圧△Ｖｔｈ２は
４．ＯＩＶであり、ヒステリシス幅△ｖｔｈは１．７４
Ｖである。この１００ＫＨｚにおいてヒステリシス幅Δ
ｖｔｈが変化しているのは高速化による伝達遅れによる
ためである。Figure 6 is a waveform showing the input voltage Vin" and output voltage vOut when the input signal frequency is 100 KHz. In the figure, the vertical voltage scale is 1 per division.
■, and the horizontal time scale is 2 μs per division.
It is ec. In this figure, the first threshold voltage △V
th is 5.85V, and the second threshold voltage ΔVth2 is 4. OIV, hysteresis width △vth is 1.74
It is V. At this 100KHz, the hysteresis width Δ
The reason why vth is changing is due to transmission delay due to higher speed.
第７図はこの発明の池の実施例を示しであるものである
。この実施例は、第１の実施例において第１および第２
の電流ミラー回路９，１１のトランジスタ１７．１９が
１つのトランジスタで構成されているのに対して、３個
のトランジスタ１７ａ、１７ｂ、１７ｃおよび１９ａ
、１９ｂ 、１９Ｃを並列に接続して構成した点が異な
るのみである。この各電流ミラー回路の電流伝達比ｎｌ
、ｎｌはそれぞれ３になっている。FIG. 7 shows an embodiment of the pond of this invention. In this embodiment, the first and second
The transistors 17 and 19 of the current mirror circuits 9 and 11 are composed of one transistor, whereas the transistors 17 and 19 of the current mirror circuits 9 and 11 are composed of three transistors 17a, 17b, 17c and 19a.
, 19b, and 19C are connected in parallel. Current transfer ratio nl of each current mirror circuit
, nl are each 3.
第８図はこの発明の更に他の実施例を示すものである。FIG. 8 shows still another embodiment of the invention.
この実施例は、定電流源を１つの定電流源２にし、抵抗
を２つの抵抗２３ａ 、２３ｂにした点が第１の実施例
と異なるのみである。This embodiment differs from the first embodiment only in that the constant current source is one constant current source 2, and the resistors are two resistors 23a and 23b.
定電流２が１つの場合においても定電流源２がの定電流
１ｏが第１の入力電圧■ｉｎ＋と第２の入力電圧Ｖｉｎ
−間の電位差に応じてトランジスタ５゜７に流れ、これ
によりいずれかの電流ミラー回路がオン・オフする動作
は第１図の場合と同じである。Even when there is only one constant current 2, the constant current 1o of the constant current source 2 is the same as the first input voltage ■in+ and the second input voltage Vin.
The operation in which the current flows through the transistor 5.7 and one of the current mirror circuits is thereby turned on or off in accordance with the potential difference between the two is the same as in the case of FIG.
この場合における動作を簡単に式を用いて説明する。今
、抵抗２３ａと２３ｂとは同じ抵抗値Ｒを有するとする
。抵抗２３ａと２３ｂとの接続点の電圧をＶとすると、
第１および第２のトランジスタ５．７のコレクタ電流Ｉ
ｔ 、＋２は次のようになる。The operation in this case will be briefly explained using equations. It is now assumed that the resistors 23a and 23b have the same resistance value R. If the voltage at the connection point between resistors 23a and 23b is V,
Collector current I of the first and second transistors 5.7
t, +2 is as follows.
ＩＩ ＋１２ ＝Ｉｏ ・・・（１
３）ＩＩ ＝ ［ｖ −（Ｖｉｎ” ＋Ｖｂｅ） ］
／Ｒ・（１４）１２ ＝ ［ｖ −（Ｖｉｎ−＋Ｖｂｅ
） ］ ／Ｒ−（１５）また、差動入力電圧△Ｖｉｎは
、前式（１）に式（１４）、（１５）の関係を代入して
、△Ｖｉｎ（ｖ −Ｖｂｅ−ＲＩＩ ）
−（ｖ −Ｖｂｅ−Ｒ［２）
従って、
１２−ＴＩ＝八Ｖへｎ／Ｒ・・・（１６）この式と上式
（１３）との関係から各電流１１、Ｉ２は次式のように
なる。II +12 =Io...(1
3) II = [v − (Vin” + Vbe)]
/R・(14)12 = [v −(Vin−+Vbe
] /R- (15) Also, the differential input voltage △Vin can be calculated by substituting the relationships of equations (14) and (15) into the previous equation (1), and calculating the differential input voltage △Vin (v - Vbe - RII ) - ( v -Vbe-R[2] Therefore, 12-TI = 8V to n/R... (16) From the relationship between this equation and the above equation (13), each current 11 and I2 becomes as follows. .
Ｉ＋＝（Ｉｏ−△Ｖｉｎ／Ｒ）／２
１２＝（１０＋ΔＶｉｎ／Ｒ）／２
この各電流は第１図の場合の式（４〉で表される電流を
１／２を掛けて半分にしたものと同じである。また、ヒ
ステリシス幅の計算は第１図の場合と同様に行なわれる
。I+=(Io-△Vin/R)/2 12=(10+△Vin/R)/2 Each current is halved by multiplying the current expressed by formula (4> in Figure 1) by 1/2. The calculation of the hysteresis width is performed in the same manner as in FIG.
第９図はこの発明の実施例を示しているものである。こ
の実施例は、第１図における第１の定電流源１を削除し
て定電流源３のみにしたものである。この場合において
も定電流源３からの定電流１ｏは電圧Ｖｉｎ＋とＶｉｎ
−との差動入力電圧ΔＶｉｎに応じてトランジスタ５，
７に流れるものでその動作は第１図の場合と根本的には
同じである。FIG. 9 shows an embodiment of the invention. In this embodiment, the first constant current source 1 in FIG. 1 is removed and only a constant current source 3 is provided. Even in this case, the constant current 1o from the constant current source 3 is equal to the voltage Vin+ and Vin+.
- transistor 5, depending on the differential input voltage ΔVin with
7, and its operation is fundamentally the same as in the case of FIG.
この場合における動作を簡単に式を用いて説明する。第
１および第２のトランジスタ５．７のコレクタ電流ＩＩ
、Ｉ２は次式のようになる。The operation in this case will be briefly explained using equations. Collector current II of the first and second transistors 5.7
, I2 are as follows.
１１＋Ｉ２“ｌｏ
Ｉｔ ＝ ［（Ｖｉｎ−＋Ｖｂｅ）
−（Ｖｉｎ＋＋Ｖｂｅ） ］ ／Ｒ
＝−△Ｖｉｎ／Ｒ
１２＝ＩＯ＋△Ｖｉｎ／Ｒ
また、第１のしきい値電圧△Ｖｔ１ｌ に達する時点は
、電流Ｉ２からｎｌ ・Ｉ１に等しくなる点であるので
、次式のようになる。11+I2"lo It = [(Vin-+Vbe) -(Vin++Vbe) ] /R =-△Vin/R 12=IO+△Vin/R Also, the time when the first threshold voltage △Vt1l is reached is from the current I2 Since this is the point where nl is equal to I1, the following equation is obtained.
１２ ／ｒ＋＝ｎｔ
第９図においては、ＩＩ ＝−ｉ 、１２ ＝ＩＯ＋ｉ
であるので、次のようになる。12 /r+=nt In FIG. 9, II =-i, 12 =IO+i
Therefore, it becomes as follows.
（１０＋ｉ ）／−ｉ ＝ｎ （ 従って ！−−１ｏ ／（ｆｌ＋ ＋１＞ また、電流ｉは次式で表される。(10+i)/-i=n( therefore ! −-1o / (fl+ +1> Further, the current i is expressed by the following equation.
ｉ ＝へＶｔｔｌ ／Ｒ
従って、第１のしきいｆｆｉ電圧△ｙ ｔｈ、は次のよ
うになる。i = to Vttl /R Therefore, the first threshold ffi voltage Δy th, is as follows.
ΔＶｔｈ＋ ＝ Ｒ１ｏ／（ｎ＋ ＋１）・−・（１
７）同様にして、第２のしきいｆａ電圧△Ｖｔｈ２に達
する時点は電流１１がｎｌ ・Ｉ２に等しくなる点であ
るので、次式のようになる。ΔVth+ = R1o/(n+ +1)・-・(1
7) Similarly, the point at which the second threshold fa voltage ΔVth2 is reached is the point at which the current 11 becomes equal to nl·I2, so the following equation is obtained.
１＋／ｌ２＝１１２ これは次式のようになる。1+/l2=112 This becomes as follows.
−ｉ ／ （Ｉｏ ＋ｉ ）＝１２
ｆ ＝ ｎｌ Ｉｏ ／ （ｎｌ ＋１）また、電流
１は次式で表される。−i/(Io+i)=12 f=nl Io/(nl+1) Furthermore, the current 1 is expressed by the following equation.
ｉ ＝△Ｖｔｈｚ ／Ｒ
従って、第２のしきいｉｔ圧△Ｖｔｈ２は次のようにな
る。i = △Vthz /R Therefore, the second threshold it pressure △Vth2 is as follows.
ΔＶｔ１１２ ＝−ｎ ２ ＲＩＯ／
（ｎ２＋１）・・・（１８）
上式（１７）、（１８）かられかるように、ｎｌ、ｎ２
＞＞１とした場合には、第゛１のしきい値電圧△ｙ ｔ
ｈ、は０に近付く。従って、この場合には第２のしきい
値電圧ΔＶｔｈ２のみでヒステリシス幅を決めることが
できるわけである。また、第１のしきい値電圧△Ｖｔ１
ｌ＋ のみでヒステリシス幅を決めたい時には第９図の
低電流源を第１のトランジスタ５側にのみ接続すればよ
いのである。ΔVt112 = -n 2 RIO/ (n2+1)...(18) As seen from the above formulas (17) and (18), nl, n2
>>1, the ``1st threshold voltage △y t
h approaches 0. Therefore, in this case, the hysteresis width can be determined only by the second threshold voltage ΔVth2. In addition, the first threshold voltage △Vt1
If it is desired to determine the hysteresis width only by l+, it is sufficient to connect the low current source shown in FIG. 9 only to the first transistor 5 side.
第１０図はこの発明の更に別の実施例を示すものである
。FIG. 10 shows yet another embodiment of the invention.
この実施例は、第１および第２のトランジスタ５．７の
ベースに演算増幅器３１．３３を接続し、その非反転入
力から第１および第２の入力電圧■ｉｎ”、Ｖｉｎ−を
供給し、第１および第２のトランジスタ５．７のエミッ
タの電位を演算増幅器３１゜３３の反転入力に供給して
いる点が第１図の実施例と異なるのみである。′このよ
うに構成することにより第１および第２のトランジスタ
５．７のペースエミッタ間電圧Ｖｂｅによる変換誤差を
補正しているものである。In this embodiment, an operational amplifier 31.33 is connected to the bases of the first and second transistors 5.7, and the first and second input voltages "in" and Vin- are supplied from its non-inverting inputs, The only difference from the embodiment shown in FIG. 1 is that the emitter potentials of the first and second transistors 5.7 are supplied to the inverting inputs of the operational amplifiers 31 and 33. This corrects a conversion error caused by the pace emitter voltage Vbe of the first and second transistors 5.7.
第１図はこの発明の一実施例を示すヒステリシスを有す
る電圧比較回路の回路図、第２図は第１図の回路の入出
力伝達特性図、第３図は第１図の実施例の効果を確認す
るための実験回路図、第４図乃至第６図は第３図の実験
回路の特性を示す入出力波形図、第７図乃至第１０図は
それぞれこの二
発明の他の実施例を示す回路図である。
１．３・・・定電流源、
３．５・・・ＰＮＰトランジスタ、
９．１１・・・電流ミラー回路、
１３−１９・・・ＮＰＮトランジスタ、 ２３・・・抵
抗。
第８図
第９図Fig. 1 is a circuit diagram of a voltage comparison circuit with hysteresis showing an embodiment of the present invention, Fig. 2 is an input/output transfer characteristic diagram of the circuit of Fig. 1, and Fig. 3 is an effect of the embodiment of Fig. 1. 4 to 6 are input/output waveform diagrams showing the characteristics of the experimental circuit in FIG. FIG. 1.3... Constant current source, 3.5... PNP transistor, 9.11... Current mirror circuit, 13-19... NPN transistor, 23... Resistor. Figure 8 Figure 9
Claims (1)
２の入力電圧が供給される第２のトランジスタと、前記
第１および第２のトランジスタのエミッタ間を接続する
少なくとも１つの抵抗と、前記第１および第２のトラン
ジスタのエミッタに前記抵抗を介してまたは直接接続さ
れる少なくとも１つの定電流源と、一方のトランジスタ
が前記第１のトランジスタに直列に接続され、他方のト
ランジスタが前記第２のトランジスタに直列に接続され
、第１の電流伝達比を有する第１の電流ミラー回路と、
一方のトランジスタが前記第２のトランジスタに直列に
接続され、他方のトランジスタが前記第１のトランジス
タに直列に接続され、第２の電流伝達比を有する第２の
電流ミラー回路と有することを特徴とするヒステリシス
を有する電圧比較回路。a first transistor to which a first input voltage is supplied; a second transistor to which a second input voltage is supplied; and at least one resistor connecting between the emitters of the first and second transistors; at least one constant current source connected to the emitters of the first and second transistors via the resistor or directly; one transistor connected in series to the first transistor; the other transistor connected in series to the first transistor; a first current mirror circuit connected in series with the second transistor and having a first current transfer ratio;
one transistor is connected in series with the second transistor, the other transistor is connected in series with the first transistor, and has a second current mirror circuit having a second current transfer ratio. Voltage comparator circuit with hysteresis.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062096A JPH0695631B2 (en) | 1985-03-28 | 1985-03-28 | Voltage comparison circuit with hysteresis |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062096A JPH0695631B2 (en) | 1985-03-28 | 1985-03-28 | Voltage comparison circuit with hysteresis |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224513A true JPS61224513A (en) | 1986-10-06 |
| JPH0695631B2 JPH0695631B2 (en) | 1994-11-24 |
Family
ID=13190177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062096A Expired - Lifetime JPH0695631B2 (en) | 1985-03-28 | 1985-03-28 | Voltage comparison circuit with hysteresis |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695631B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003026128A3 (en) * | 2001-09-15 | 2003-12-18 | Koninkl Philips Electronics Nv | Hysteresis comparator |
| KR100849036B1 (en) | 2006-11-27 | 2008-07-29 | 주식회사 디앤에스 테크놀로지 | The comparator which has a variable hysteresis |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5359352A (en) * | 1976-11-09 | 1978-05-29 | Mitsubishi Electric Corp | Comparator |
| JPS57170621A (en) * | 1981-04-10 | 1982-10-20 | Mitsubishi Electric Corp | Comparing circuit |
| JPS5954319A (en) * | 1982-09-22 | 1984-03-29 | Matsushita Electric Ind Co Ltd | Comparator |
-
1985
- 1985-03-28 JP JP60062096A patent/JPH0695631B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5359352A (en) * | 1976-11-09 | 1978-05-29 | Mitsubishi Electric Corp | Comparator |
| JPS57170621A (en) * | 1981-04-10 | 1982-10-20 | Mitsubishi Electric Corp | Comparing circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003026128A3 (en) * | 2001-09-15 | 2003-12-18 | Koninkl Philips Electronics Nv | Hysteresis comparator |
| KR100849036B1 (en) | 2006-11-27 | 2008-07-29 | 주식회사 디앤에스 테크놀로지 | The comparator which has a variable hysteresis |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695631B2 (en) | 1994-11-24 |
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