JPH0474007A - Buffer amplifier - Google Patents
Buffer amplifierInfo
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、計測器の入力回路等に使用するための高精度
、広帯域なバッファ増幅器に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a high-precision, wide-band buffer amplifier for use in input circuits of measuring instruments, etc.
［従来の技術］
計測器の入力信号増幅回路には、高入力インピーダンス
、低雑音、広いダイナミックレンジ等の性能が要求され
る。従って、この種の入力信号増幅回路には、例えば米
国特許箱４．４９５，４７１号公報に示されているよう
に電界効果トランジスタ（ＦＥＴ）の増幅回路が広く使
用されている。[Prior Art] Input signal amplification circuits for measuring instruments are required to have performances such as high input impedance, low noise, and wide dynamic range. Therefore, as this type of input signal amplification circuit, a field effect transistor (FET) amplification circuit is widely used, as shown in, for example, US Pat. No. 4,495,471.
［発明が解決しようとする課題］
ところで、ＦＥＴ増幅回路は、高入力抵抗を得ることが
できるという特長を有する反面、！・イポーラトランジ
スタのベース・エミッタ間の浮遊容量（ストレーキャパ
シタ）に比べてゲート・ラス間の浮遊容量が大きいとい
う欠点及び広い温度範囲にわたってゲート・ソース間電
圧ＶＧＳを安定化させることが難しいという欠点を有す
る。前述の米国特許箱４．４９５．４７１号によれば温
度補償（安定化）は達成されるが、高周波特性の改善は
達成されない。[Problems to be Solved by the Invention] By the way, while the FET amplifier circuit has the advantage of being able to obtain a high input resistance, it has the following drawbacks!・The disadvantage is that the stray capacitance between the gate and the lath is larger than the stray capacitance (stray capacitance) between the base and emitter of a polar transistor, and the disadvantage that it is difficult to stabilize the gate-source voltage VGS over a wide temperature range. has. According to the aforementioned US Pat. No. 4,495,471, temperature compensation (stabilization) is achieved, but improvement in high frequency characteristics is not achieved.
そこで、本発明の目的は、入力静電容量を小さくするこ
とができると共に入力バイアス電流を小さくすることが
できる広帯域バッファ増幅器を提供することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a wideband buffer amplifier that can reduce input capacitance and input bias current.
［課題を解決するための手段］
上記目的を達成するための本発明は、実施例を示す図面
の符号を参照して説明すると、入力端子１と、第１の極
性の第１の電源端子３と、前記第１の極性と逆の第２の
極性の第２の電源端子４と、入力端子１とグランドとの
間に接続された第１の抵抗Ｒ１と、ベースが第２の抵抗
Ｒ２を介して前記入力端子１に接続され、コレクタが前
記第１の電源端子３に接続され、エミッタが第３の抵抗
Ｒ８を介して前記第２の電源端子４に接続されている第
１のバイポーラトランジスタＱ１と、前記第１のバイポ
ーラトランジスタＱ１のエミッタに接続された出力端子
２と、前記第２の抵抗Ｒ２に並列に接続された第１のコ
ンデンサＣ１と、演算増幅器５と、前記入力端子１と前
記演算増幅器５の一方の入力端子との間に接続された第
４の抵抗Ｒ４と、前記第１のバイポーラトランジスタＱ
１のベースと前記演算増幅器５の他方の入力端子との間
に接続された第５の抵抗Ｒ５と、前記演算増幅器の前記
他方の入力端子とその出力端子との間に接続された第２
のコンデンサＣ２と、エミッタが第６の抵抗Ｒ６を介し
て前記第１の電源端子３に接続され、コレクタが前記第
１のトランジスタＱｌのベースに接続され、且つ前記第
１のバイポーラトランジスタＱｌ （例えばＮＰＮ
トランジスタ）と反対の導電型式（例えばＰＮＰ型）を
有している第２のバイポーラトランジスタＱ２と、前記
演算増幅器５の出力端子と前記第２のバイポーラトラン
ジスタＱ２のエミッタとの間に接続された第７の抵抗Ｒ
７と、トランジスタＱ２のベースと前記第１の電源端子
３との間に接続されたバイアス用の第８の抵抗Ｒ８と、
前記第２のバイポーラトランジスタＱ２のベースとグラ
ンドとの間に接続されたバアス用の第９の抵抗Ｒ９とか
ら成るバッファ増幅器に係わるものである。[Means for Solving the Problems] To achieve the above object, the present invention will be described with reference to the reference numerals in the drawings showing the embodiments. , a second power supply terminal 4 with a second polarity opposite to the first polarity, a first resistor R1 connected between the input terminal 1 and the ground, and a second resistor R2 whose base is a first bipolar transistor whose collector is connected to the first power supply terminal 3 and whose emitter is connected to the second power supply terminal 4 through a third resistor R8; Q1, an output terminal 2 connected to the emitter of the first bipolar transistor Q1, a first capacitor C1 connected in parallel to the second resistor R2, an operational amplifier 5, and the input terminal 1. a fourth resistor R4 connected between one input terminal of the operational amplifier 5 and the first bipolar transistor Q;
1 and the other input terminal of the operational amplifier 5; and a second resistor R5 connected between the other input terminal of the operational amplifier and its output terminal.
capacitor C2, the emitter of which is connected to the first power supply terminal 3 via a sixth resistor R6, the collector of which is connected to the base of the first transistor Ql, and the first bipolar transistor Ql (e.g. NPN
a second bipolar transistor Q2 having the opposite conductivity type (e.g. PNP type) as the transistor) and a second bipolar transistor Q2 connected between the output terminal of the operational amplifier 5 and the emitter of the second bipolar transistor Q2. 7 resistance R
7, and an eighth bias resistor R8 connected between the base of the transistor Q2 and the first power supply terminal 3;
This relates to a buffer amplifier comprising a ninth resistor R9 for biasing connected between the base of the second bipolar transistor Q2 and the ground.
［作 用］
上記発明において、第１のバイポーラトランジスタＱ［
は主増幅素子として機能する。第２のバイポーラトラン
ジスタＱ２は第１のバイポーラトランジスタＱ１のバイ
アス電流（直流分）供給回路として働く。演算増幅器５
は入力バイアス電流（直流分）に対応したバイアス電圧
発生回路として機能する。第１の抵抗Ｒ１は入力抵抗、
第２の抵抗Ｒ２は入力バイアス電流検出抵抗、第３の抵
抗Ｒ３はエミッタホロワを形成する抵抗として機能する
。入力端子１におけるバイアス電流又は直流分が小さく
ても、これに対応したバイアス電流又は直流分を演算増
幅器５と第２のバイポーラトランジスタＱ２とによって
第１のバイポーラトランジスタＱ１に供給することがで
きる。[Function] In the above invention, the first bipolar transistor Q[
functions as the main amplification element. The second bipolar transistor Q2 functions as a bias current (DC component) supply circuit for the first bipolar transistor Q1. operational amplifier 5
functions as a bias voltage generation circuit corresponding to the input bias current (DC component). The first resistor R1 is an input resistor,
The second resistor R2 functions as an input bias current detection resistor, and the third resistor R3 functions as a resistor forming an emitter follower. Even if the bias current or DC component at the input terminal 1 is small, a corresponding bias current or DC component can be supplied to the first bipolar transistor Q1 by the operational amplifier 5 and the second bipolar transistor Q2.
［実施例コ
次に、図面を参照して本発明の実施例に係わるバッファ
増幅器を説明する。[Embodiment] Next, a buffer amplifier according to an embodiment of the present invention will be explained with reference to the drawings.
このバッファ増幅器は、入力端子１と、出力端子２と、
正の直流電圧十Ｖを供給するための第１の電源端子３と
、負の直流電圧−■を供給するための第２の電源端子４
と、第１及び第２のバイポーラトランジスタＱｌ、Ｑ２
（以下、単に第１及び第２のトランジスタと言う）と、
演算増幅器５と、第１〜第９の抵抗Ｒ１〜Ｒ９と、第１
及び第２のコンデンサＣ１，Ｃ２と、第１〜第６のダイ
オードＤｌ〜Ｄ６とから成る。This buffer amplifier has an input terminal 1, an output terminal 2,
A first power supply terminal 3 for supplying a positive DC voltage of 10 V, and a second power supply terminal 4 for supplying a negative DC voltage -■
and first and second bipolar transistors Ql, Q2
(hereinafter simply referred to as the first and second transistors),
The operational amplifier 5, the first to ninth resistors R1 to R9, and the first
and second capacitors C1 and C2, and first to sixth diodes D1 to D6.
各部の接続関係を説明すると、入力端子１とグランド（
共通端子又は基準端子）との間には入力抵抗として第１
の抵抗Ｒ１が接続されている。ＮＰＮ形（第１の導電型
）の第１のトランジスタＱｌのベースは第２の抵抗Ｒ２
と第１のコンデンサＣ１との並列回路を介して入力端子
１に接続され、コレクタは第１の電源端子３に接続され
、エミッタは第３の抵抗Ｒ３を介して第２の電源端子４
に接続されている。出力端子２は第１のトランジスタＱ
１のエミッタに接続されている。従って、第１のトラン
ジスタＱ１はエミッタホロワ増幅回路として機能する。To explain the connection relationship of each part, input terminal 1 and ground (
(common terminal or reference terminal) as an input resistor.
A resistor R1 is connected. The base of the first NPN type (first conductivity type) transistor Ql is connected to the second resistor R2.
and a first capacitor C1, the collector is connected to the first power supply terminal 3, and the emitter is connected to the second power supply terminal 4 through a third resistor R3.
It is connected to the. Output terminal 2 is the first transistor Q
1 emitter. Therefore, the first transistor Q1 functions as an emitter follower amplifier circuit.
演算増幅器５の一方の入力端子（非反転入力端子）は第
４の抵抗Ｒ４を介して入力端子１に接続され、その他方
の入力端子（反転入力端子）は第５の抵抗Ｒ５を介して
第１のトランジスタＱ１のベースに接続され、その一方
の電源端子５ｃは第１の電源端子３に接続され、その他
方の電源端子５ｄは第２の電源端子４に接続されている
。第２のコンデンサＣ２は演算増幅器５の他方の入力端
子５ｂと出力端子５ｅとの間に接続され、積分用コンデ
ンサとして機能する。One input terminal (non-inverting input terminal) of the operational amplifier 5 is connected to the input terminal 1 via the fourth resistor R4, and the other input terminal (inverting input terminal) is connected to the input terminal 1 via the fifth resistor R5. One of the power supply terminals 5c is connected to the first power supply terminal 3, and the other power supply terminal 5d is connected to the second power supply terminal 4. The second capacitor C2 is connected between the other input terminal 5b and the output terminal 5e of the operational amplifier 5, and functions as an integrating capacitor.
ＰＮＰ型（第２の導電型）の第２のトランジスタＱ２の
エミッタは第６の抵抗Ｒ６を介して第１の電源端子３に
接続されていると共に電圧−電流変換用の第７の抵抗Ｒ
７を介して演算増幅器５の出力端子５ｅに接続され、そ
のコレクタは第１のトランジスタＱ１のベースに接続さ
れ、そのベースは第８及び第９の抵抗Ｒ８、Ｒ９から成
るベースバイアス回路に接続されている。なお、ベース
バイアス回路を構成する第８の抵抗Ｒ８は第２のトラン
ジスタＱ２のベースと第１の電源端子３との間に接続さ
れ、第９の抵抗Ｒ９は第２のトランジスタＱ２のベース
とグランドとの間に接続されている。従って、第８及び
第９の抵抗Ｒ８、Ｒ９によって分割された電圧が第２の
トランジスタＱ２のベースに与・えられる。The emitter of the PNP type (second conductivity type) second transistor Q2 is connected to the first power supply terminal 3 via a sixth resistor R6, and is connected to a seventh resistor R for voltage-current conversion.
7 to the output terminal 5e of the operational amplifier 5, its collector is connected to the base of the first transistor Q1, and its base is connected to a base bias circuit consisting of eighth and ninth resistors R8 and R9. ing. Note that the eighth resistor R8 constituting the base bias circuit is connected between the base of the second transistor Q2 and the first power supply terminal 3, and the ninth resistor R9 is connected between the base of the second transistor Q2 and the ground. is connected between. Therefore, the voltage divided by the eighth and ninth resistors R8 and R9 is applied to the base of the second transistor Q2.
第１のトランジスタＱ１のベースとグランドとの間に接
続された第１〜第６のダイオードＤ１〜Ｄ６は演算増幅
器５の動作電圧範囲の電位が得られるように第１のトラ
ンジスタＱ１のベース電位をクランプするものであり、
この内の第１〜第３のダイオードＤ１〜Ｄ３はグランド
から第１のトランジスタＱ１のベースに向って電流が流
れることを許す極性を有して互いに直列に接続され、第
４〜第６のダイオードＤ ４〜Ｄ６は第１〜第３のダイ
オードＤｌ、−Ｄ３に対して逆の方向性を有して互いに
直列に接続されている。The first to sixth diodes D1 to D6 connected between the base of the first transistor Q1 and the ground adjust the base potential of the first transistor Q1 so that a potential within the operating voltage range of the operational amplifier 5 is obtained. It is to be clamped,
Of these, the first to third diodes D1 to D3 are connected in series with each other with polarities that allow current to flow from the ground toward the base of the first transistor Q1, and the fourth to sixth diodes D4 to D6 are connected in series with each other with directionality opposite to that of the first to third diodes Dl and -D3.
［動 作］
入力端子１に信号源ｅを接続すると、信号電流（交流分
）Ｉｓ及びトランジスタＱ１のベース電流によるバイア
ス電流（直流分）Ｉｂｌが入力端子１と、第２の抵抗Ｒ
２と、第１のトランジスタＱｌのベース・エミッタ間と
、第３の抵抗Ｒ３と、第２の電源端子４とから成る回路
に流れる。[Operation] When the signal source e is connected to the input terminal 1, the signal current (AC component) Is and the bias current (DC component) Ibl due to the base current of the transistor Q1 are connected to the input terminal 1 and the second resistor R.
2, between the base and emitter of the first transistor Ql, the third resistor R3, and the second power supply terminal 4.
ところで、本発明に従う回路では、第１のトランジスタ
Ｑ１のバイアス電流Ｉｂの全部を第２の抵抗Ｒ２を通し
て供給することが不要である。第１のトランジスタＱ１
のバイアス電ｍＩｂの大部分は第２のトランジスタＱ２
を通して供給される。By the way, in the circuit according to the present invention, it is not necessary to supply the entire bias current Ib of the first transistor Q1 through the second resistor R2. first transistor Q1
Most of the bias current mIb of the second transistor Q2
supplied through.
従って、第１の抵抗Ｒ１及び第２の抵抗Ｒ２に流れる電
流１ ｂｌはほぼ零となる。これは入力端子１から見た
トランジスタＱｌ側の入力抵抗が等価的に大きいことを
意味する。Therefore, the current 1 bl flowing through the first resistor R1 and the second resistor R2 becomes approximately zero. This means that the input resistance on the transistor Ql side as viewed from the input terminal 1 is equivalently large.
第２の抵抗Ｒ２を通ってバイアス電流Ｉｂｌが流れると
、第２の抵抗Ｒ２にＲ２１ｂｌの電圧降下が発生し、こ
れが演算増幅器５の入力となる。本実施例の回路におけ
る演算増幅器５として高周波特性が特別に優れている特
別な演算増幅器を使用する必要がない。即ち、演算増幅
器５は第１のトランジスタＱ１のバイアス電流（直流電
流）の形成に関与するのみであるから、高周波特性が特
別に優れている必要がなく、初段にＦＥＴの差動増幅器
を含んでいる市販の汎用演算増幅器にすることができる
。演算増幅器５は高入力インピーダンスを有するので、
これを接続しても入力端子１から見た入力インピーダン
スは実質的に低下しない。When the bias current Ibl flows through the second resistor R2, a voltage drop of R21bl occurs across the second resistor R2, and this becomes an input to the operational amplifier 5. There is no need to use a special operational amplifier with particularly excellent high frequency characteristics as the operational amplifier 5 in the circuit of this embodiment. That is, since the operational amplifier 5 is only involved in forming the bias current (DC current) of the first transistor Q1, there is no need for it to have particularly excellent high frequency characteristics, and it is not necessary to include an FET differential amplifier in the first stage. It can be a commercially available general-purpose operational amplifier. Since the operational amplifier 5 has a high input impedance,
Even if this is connected, the input impedance seen from the input terminal 1 does not substantially decrease.
演算増幅器５は積分コンデンサＣ２を有しており、且つ
積分コンデンサＣ２は入力周波数特性改善即ち高周波バ
イパス用コンデンサＣ１よりも十分に大きな静電容量を
有しているので、第２の抵抗Ｒ２を流れる信号成分Ｉｓ
の変化に追従して演算増幅器５の出力電圧が実質的に変
化しない。The operational amplifier 5 has an integrating capacitor C2, and since the integrating capacitor C2 has a sufficiently larger capacitance than the capacitor C1 for input frequency characteristic improvement, that is, high frequency bypass, the current flows through the second resistor R2. Signal component Is
The output voltage of the operational amplifier 5 does not substantially change following the change in .
演算増幅器５は第２の抵抗Ｒ２の電圧Ｒ２Ｉｂｉの変化
に対応した出力電圧を発生する。演算増幅器５の出力電
圧は第７の抵抗Ｒ７て電圧−電流変換される。第２の抵
抗Ｒ２を流れるバイアス電流ｉｂｔに対応した第７の抵
抗Ｒ７の電流は第２のトランジスタＱ２を通って第１の
トランジスタＱ１のベースに流れ込む。第２のトランジ
スタＱ２を通って第１のトランジスタＱ１に流れるバイ
アス電流１ｂ２は外部バイアス電流と考えることができ
る。The operational amplifier 5 generates an output voltage corresponding to a change in the voltage R2Ibi of the second resistor R2. The output voltage of the operational amplifier 5 is subjected to voltage-to-current conversion by the seventh resistor R7. A current in the seventh resistor R7 corresponding to the bias current ibt flowing through the second resistor R2 flows into the base of the first transistor Q1 through the second transistor Q2. The bias current 1b2 flowing to the first transistor Q1 through the second transistor Q2 can be considered as an external bias current.
上述から明らかなように、演算増幅器５は、トランジス
タＱ１のベース電流１ｂによる抵抗Ｒ２の端子間電圧を
なくするようにループを構成しているので、バイポーラ
トランジスタを使用しているのにも拘らず、高入力イン
ピーダンス又はこれと等価なバッファ増幅器を提供する
ことができる。As is clear from the above, the operational amplifier 5 has a loop configured to eliminate the voltage between the terminals of the resistor R2 due to the base current 1b of the transistor Q1, so even though it uses a bipolar transistor, , a high input impedance or equivalent buffer amplifier can be provided.
また、Ｑｌに入力容量の小さい高周波トランジスタを使
用することで高周波特性の良い増幅器を提供することが
できる。要するに、この増幅器は、ＦＥＴ増幅器の長所
とバイポーラトランジスタ増幅器の長所との両方を備え
ることかできる。Further, by using a high frequency transistor with a small input capacitance for Ql, it is possible to provide an amplifier with good high frequency characteristics. In short, this amplifier can have the advantages of both FET amplifiers and bipolar transistor amplifiers.
［発明の効果］
本発明によれば、高周波特性及び直流特性の両方に優れ
たバッファ増幅器を提供することができる。[Effects of the Invention] According to the present invention, it is possible to provide a buffer amplifier that is excellent in both high frequency characteristics and DC characteristics.
図面は本発明の実施例に係わるバッファ増幅器を示す回
路図である。
１・・・入力端子、２・・・出力端子、３，４・・・電
源端子、５・・・演算増幅器、Ｑｌ・・・第１のトラン
ジスタ、Ｑ２・・・第２のトランジスタ、Ｒ１−Ｒ９・
・・抵抗、Ｃ１，Ｃ２・・・コンデンサ、ＤＩ−Ｄｌ！
・・・ダイオード。The drawing is a circuit diagram showing a buffer amplifier according to an embodiment of the present invention. DESCRIPTION OF SYMBOLS 1... Input terminal, 2... Output terminal, 3, 4... Power supply terminal, 5... Operational amplifier, Ql... First transistor, Q2... Second transistor, R1- R9・
...Resistor, C1, C2...Capacitor, DI-Dl!
···diode.
Claims (1)
）と、 入力端子（１）とグランドとの間に接続された第１の抵
抗（Ｒ１）と、 ベースが第２の抵抗（Ｒ２）を介して前記入力端子（１
）に接続され、コレクタが前記第１の電源端子（３）に
接続され、エミッタが第３の抵抗（Ｒ３）を介して前記
第２の電源端子（４）に接続されている第１のバイポー
ラトランジスタ（Ｑ１）と、 前記第１のバイポーラトランジスタ（Ｑ１）のエミッタ
に接続された出力端子（２）と、前記第２の抵抗（Ｒ２
）に並列に接続された第１のコンデンサ（Ｃ１）と、 演算増幅器（５）と、 前記入力端子（１）と前記演算増幅器（５）の一方の入
力端子との間に接続された第４の抵抗（Ｒ４）と、 前記第１のバイポーラトランジスタ（Ｑ１）のベースと
前記演算増幅器（５）の他方の入力端子との間に接続さ
れた第５の抵抗（Ｒ５）と、前記演算増幅器（５）の前
記他方の入力端子とその出力端子との間に接続された第
２のコンデンサ（Ｃ２）と、 エミッタが第６の抵抗（Ｒ６）を介して前記第１の電源
端子（３）に接続され、コレクタが前記第１のトランジ
スタ（Ｑ１）のベースに接続され、且つ前記第１のバイ
ポーラトランジスタ（Ｑ１）と反対の導電型式を有して
いる第２のバイポーラトランジスタ（Ｑ２）と、 前記演算増幅器（５）の出力端子と前記第２のバイポー
ラトランジスタ（Ｑ２）のエミッタとの間に接続された
第７の抵抗（Ｒ７）と、 前記第２のバイポーラトランジスタ（Ｑ２）のベースと
前記第１の電源端子（３）との間に接続されたバイアス
用の第８の抵抗（Ｒ８）と、前記第２のバイポーラトラ
ンジスタ（Ｑ２）のベースとグランドとの間に接続され
たバイアス用の第９の抵抗（Ｒ９）と から成るバッファ増幅器。[Claims] [1] An input terminal (1), a first power terminal (3) of a first polarity, and a second power terminal (3) of a second polarity opposite to the first polarity. 4
), a first resistor (R1) connected between the input terminal (1) and ground, and a base connected to the input terminal (1) via the second resistor (R2).
), whose collector is connected to the first power supply terminal (3) and whose emitter is connected to the second power supply terminal (4) via a third resistor (R3); a transistor (Q1), an output terminal (2) connected to the emitter of the first bipolar transistor (Q1), and a second resistor (R2).
); a first capacitor (C1) connected in parallel to the operational amplifier (5); and a fourth capacitor (C1) connected between the input terminal (1) and one input terminal of the operational amplifier (5). a fifth resistor (R5) connected between the base of the first bipolar transistor (Q1) and the other input terminal of the operational amplifier (5); 5), a second capacitor (C2) connected between the other input terminal and its output terminal; and an emitter connected to the first power supply terminal (3) via a sixth resistor (R6). a second bipolar transistor (Q2) connected to the base of the first bipolar transistor (Q1), the collector of which is connected to the base of the first bipolar transistor (Q1); a seventh resistor (R7) connected between the output terminal of the operational amplifier (5) and the emitter of the second bipolar transistor (Q2); an eighth bias resistor (R8) connected between the first power supply terminal (3) and the second bias resistor (R8) connected between the base of the second bipolar transistor (Q2) and the ground; 9 resistors (R9).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186168A JPH0474007A (en) | 1990-07-13 | 1990-07-13 | Buffer amplifier |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2186168A JPH0474007A (en) | 1990-07-13 | 1990-07-13 | Buffer amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0474007A true JPH0474007A (en) | 1992-03-09 |
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ID=16183584
Family Applications (1)
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| JP2186168A Pending JPH0474007A (en) | 1990-07-13 | 1990-07-13 | Buffer amplifier |
Country Status (1)
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|---|---|
| JP (1) | JPH0474007A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184628A (en) * | 2003-12-22 | 2005-07-07 | Yokogawa Electric Corp | Input circuit |
| CN102364851A (en) * | 2011-10-24 | 2012-02-29 | 无锡芯朋微电子有限公司 | Circuit converting high-voltage power supply into low-voltage power supply for enabling zero switching current of chip |
-
1990
- 1990-07-13 JP JP2186168A patent/JPH0474007A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184628A (en) * | 2003-12-22 | 2005-07-07 | Yokogawa Electric Corp | Input circuit |
| CN102364851A (en) * | 2011-10-24 | 2012-02-29 | 无锡芯朋微电子有限公司 | Circuit converting high-voltage power supply into low-voltage power supply for enabling zero switching current of chip |
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